[vlsi-nastava:2002] - Domaci by "Damjan S. Vujnovic" <damjan@galeb.etf.bg.ac.yu>

Da li je prilikom realizacije FIFO reda u MAX+plus-u umesno uvesti
pretpostavku da je memorija dovoljno brza da svako citanje/upis obavi u
jednom (spoljasnjem) taktu? U VHDL-u nije problem imati genericku memoriju
koja je proizvoljno spora (odnosno proizvoljno brz spoljasnji takt CLK_I) -
automat je malo komplikovaniji jer prelazi nisu samo na CLK_I vec i na
FC_RD/FC_WR, ali je i dalje podnosljivo za realizaciju. Ali, u MAX+plus-u mi
se stvari komplikuju jer nije bas lako napraviti sekvencijalnu mrezu koja ne
menja stanja samo na CLK_I (nego i pri nekim drugim uslovima). Ako bas
spoljni CLK (mora da) moze da bude proizvoljno brz, da li je posteno resenje
uvesti unutrasnji CLK' za taktovanje automata, prilagoden brzini memorije?

Unapred hvala,
Damjan S. Vujnovic

P.S. Da li je uopste i u VHDL-u prilikom projektovanje automata bilo
potrebno predvideti da memorija moze da ne stigne da obavi operaciju do
sledeceg takta. U krajnjoj instanci, da li je u redu imati asinhronu
memoriju koja trenutno odgovara na svaki zahtev?