[vlsi-nastava:2003] - Re: ispitni zadatak-1.b) by "Djuro Gluvajic" <gdjuro@yubc.net>

POSTENO :)
----- Original Message -----
From: "Gvozden Marinkovic" <mgvozden@eunet.yu>
To: <vlsi-nastava@titan.etf.bg.ac.yu>
Sent: Tuesday, February 11, 2003 9:22 PM
Subject: Re: [vlsi-nastava] ispitni zadatak-1.b)


> ... jeste trik pitanje, ali da budem iskren, trik pitanje je mojom
greskom.
> Nije cilj bio da vas prevarim nego nesto drugo, ali nema veze.
> U svakom slucaju tacan odgovor je da nema odgovora, tako da svi koji su
> pokusali da odgovore na to pitanje ce dobiti poene (ukoliko
> iole ima smisla ono sto su napisali)
>
> Pozdrav
>
> Gvozden
>
> P.S. Ko radi taj i gresi:)
>
> ----- Original Message -----
> From: "Dimitrije Jankovic" <djankov@galeb.etf.bg.ac.yu>
> To: <vlsi-nastava@titan.etf.bg.ac.yu>
> Sent: Tuesday, February 11, 2003 11:53 AM
> Subject: Re: [vlsi-nastava] ispitni zadatak-1.b)
>
>
> > pa dobro i sta je onda odgovor? ako je vojo u pravu onda nema
odgovora!!! u
> > stvari to je trik pitanje.
> >
> > ----- Original Message -----
> > From: "Gvozden Marinkovic" <mgvozden@eunet.yu>
> > To: <vlsi-nastava@titan.etf.bg.ac.yu>
> > Sent: Monday, February 10, 2003 9:24 PM
> > Subject: Re: [vlsi-nastava] ispitni zadatak-1.b)
> >
> >
> > > Galicu potpuno si u pravu ...
> > >
> > > Pozdrav
> > >
> > > Gvozden
> > >
> > > ----- Original Message -----
> > > From: "Galic" <vgalic@bitsyu.net>
> > > To: <vlsi-nastava@titan.etf.bg.ac.yu>
> > > Sent: Monday, February 10, 2003 7:51 PM
> > > Subject: [vlsi-nastava] ispitni zadatak-1.b)
> > >
> > >
> > > > U vezi onog zadatka sa ispita 1.b)... ja mislim da ce se konstantno
> > > > aktivirati proces jer svaki put u toku njegovog izvrsavanja se
promeni
> > > > neka vrednost iz njegove "sensitivity list"-e i to ponovo aktivira
> > > > proces jer on ceka na promenu nekog signala iz liste, a signal se
> > > > promeni tek kada se proces suspenduje... pogledajte u VHDL
tutorial -
> > > > EVITA_2 na strani 6.4.1. Ako neko misli da nisam u pravu zamolio bih
> > > > ga da mi objasni jer ovo je jedna od fundamentalnih stvari u VHDL-u,
i
> > > > bilo bi dobro da je svi shvatimo...
> > > >
> > > >
> > > > Pozdrav
> > > >
> > > > Voislav
> > > >
> > > > -----------------------------------------------------------------
> > > > unsubscribe:
> > > >    minimalist@titan.etf.bg.ac.yu?subject=unsubscribe%20vlsi-nastava
> > > > -----------------------------------------------------------------
> > > >
> > > >
> > >
> > > -----------------------------------------------------------------
> > > unsubscribe:
> > >    minimalist@titan.etf.bg.ac.yu?subject=unsubscribe%20vlsi-nastava
> > > -----------------------------------------------------------------
> > >
> >
> > -----------------------------------------------------------------
> > unsubscribe:
> >    minimalist@titan.etf.bg.ac.yu?subject=unsubscribe%20vlsi-nastava
> > -----------------------------------------------------------------
> >
> >
>
> -----------------------------------------------------------------
> unsubscribe:
>    minimalist@titan.etf.bg.ac.yu?subject=unsubscribe%20vlsi-nastava
> -----------------------------------------------------------------
>