[vlsi-nastava:2003] - projekat by "Gvozden Marinkovic" <mgvozden@eunet.yu>

Da li je neko zainteresovan da radi na projektu perilog?
http://www.opencores.org/perlilog/

Cini mi se da je ovo kao ideja vrlo interesantno, a mislim
da nije previse zahtevno. S tim sto bi trebalo uraditi i
verziju za VHDL i GUI.

Kao izlaz bi trebalo da moze da se dobije i strukturni
model u VHDL-u i/ili Verilog-u.

Ovo je prilika da se cuje za Vas, i da malo podignete
ugled naseg faksa. Problem se svodi prakticno na
programiranje.

Moja ideja je da se ukljucimo u projekat, odradimo jedno
(nadam se znacajno) parcence i kreiramo neke smernice
za druge. To ce omoguciti da u buducnosti stalno imamo
reference na nas (jer smo se ukljucili u pravom trenutku,
odnosno kada je projekat bio na pocetku)

Rad moze biti priznat kao projekat ili diplomski.

(Naravno oni koji se odluce da pokusaju, od onog trenutka kada
se objavi prvi source nemaju pravo na promasaj, jer bi nas
to maksimalno obrukalo)

Pozdrav

Gvozden