[vlsi-nastava:2003] - Pojašnjenje postavke 1. zadatka by "Dragan Obrenovic" <obren@B92.net>

Gvozdene, imam par nedoumica u vezi postavke domaćeg zadatka iz VLSI, pa
molim za pojašnjenje:

 

1) U tekstu prvog zadatka se nigde eksplicitno ne pominje FIFO red (on se
traži u 2. zadatku), a opet traži se realizacija flega koji ukazuje da je
sabirač spreman da primi novi podatak. Međutim, ako se posmatra samo sabirač
van konteksta FIFO reda, onda se ovaj fleg može "zakucati" na aktivnu
vrednost, pošto je sabirač u svakom taktu spreman da primi novih šest
operanada (prethodna iteracija je već "otputovala" u sledeći nivo
pajplajna).

 

Dakle, da li je potrebno u Maxu realizovati i FIFO red, memoriju i ostalo,
ili "samo" pipelined carry save adder?

 

 

2) Koliko ja shvatam stvari, ako je sabirač 4-bitan, to znači da sabira
4-bitne operande i daje 4-bitni rezultat, bez obzira što od tog rezultata
ostaje samo suma po modulu 16, tj. može doći do overflowa (to bi se dogodilo
sve i da je sabirač 32-bitan a da se sabira šest 32-bitnih brojeva).
Međutim, u razgovoru sa nekim kolegama vidim da postoje mišljenja da sabirač
treba da na izlazu daje 7 bitni rezultat (toliko bita zauzima zbir 6
maksimalnih četvorobitnih vrednosti operanada). Iako je po meni ovo
besmisleno, ipak molim za zvanično tumačenje postavke zadatka po ovom
pitanju.

 

Pozdrav svima,

Obren