[vlsi-nastava:2003] - RE: pipeline sabirac by "Sava Topalovic" <sava.t@EUnet.yu>

Da, slazem se kad tako teoretski posmatras, medjutim neke stvari stoje
malo drugacije u praksi. 

Prva stvar je broj add operacija koje imas u programu. Ne zaboravi da ce
se onda sve one (naravno u slucaju da nisu spojene jedna do druge)
izvrsavati po 6ns, a da ce neka naredna instrukcija morati da ceka na
rezultat te add operacije da bi zapocela svoj rad (da ne bi doslo do
hazarda). Znaci samim tim iako si teoretski ubrzao rad celog uredjaja
50%, to u praksi jako opada (to kada proizvodjaci napisu 50%, to je
super za marketing proizvoda, ali nazalost u praksi nije tako).
E sad, mogao bi da kazes da se problem resava interlock-om, medjutim
citajuci knjigu Veljka Milutinovica za ovaj predmet ("Surviving the
Design of a 200 MHz Microprocessor") uvideo sam neke stvari. Softverski
interlock bi mogao da resi problem u slucaju pipeline-a sa malim brojem
faza, medjutim vec u slucaju pipeline-a sa 3 (sa 4 i vise da i ne
govorimo) hardverski interlock postaje mnogo efikasniji (poglavlje
6.2.2.) i onda se mora ugraditi i taj resurs u procesor. Ugradnja novog
resursa podrazumeva i povecanje povrsine VLSI, sto prouzrokuje nove
negativne efekte (iz poglavlja 6.1.1.) od kojih je najbitniji "Povecan
broj gate-ova na cipu => svaki gate je sporiji => smanjuje se brzina
mikroprocesora", pa sve u svemu poboljsanje ispada drasticno manje od
navedenih pocetnih 50%. U stvari to moze dovesti i do pogorsanja u
zavisnosti od aplikacije do aplikacije

Ovo je bar neko moje vidjenje ...

Pozdrav,
Sava



-----Original Message-----
From: Bratislav Milic [mailto:zverko@EUnet.yu] 
Sent: 2. jun 2003 15:26
To: vlsi-nastava@titan.etf.bg.ac.yu
Subject: Re: [vlsi-nastava] pipeline sabirac



Sava Topalovic wrote:

>Pa ja se bas nesto i ne slazem sa ovim misljenjem ... Naime, to sto ce
>sabiranje biti izdeljeno na parcice uopste nece ubrzati sabiranje,
>naprotiv usporice ga, 
>

da.

>ali ono sto ce mu to deljenje na parcice
>poboljsati je ako imate vise uzastopnih operacija za sabiranje pa onda
>nakon prvog izvrsenog sabiranja u svakom sledecem taktu dobijate zbir
>sledeca dva broja. 
>

da. to je standardno za sve pipeline-ove. svugde se gubi na performansi 
pojedinacnih operacija zarad opsteg blagostanja

>Inace, za prosto sabiranje samo 2 broja vremenski ce
>to sabiranje biti duze jer se za dobijanje rezultata mora proci kroz
sve
>faze pipeline-a gde je trajanje jedne faze jednako trajanju najsporije
>...
>  
>

da.

ali previdjas deo da je taj sabirac parce neceg veceg i slozenijeg.
neka je sabiranje ogranicavajuci faktor za radnu ucestanost nekog
uredjaja
i neka traje 3ns ako je monolitno
ako imas tri faze gde je najsporija 2ns, ukupno vreme za sabiranje ce 
biti 6ns
sto znaci da ce biti duplo sporije sto je lose.
e sad, dobitak ce biti u ostatku jer ce ceo uredjaj (bar sto se tice 
sabiranja) moci da radi na 50% visoj radnoj ucestanosti

3BEPKO

-----------------------------------------------------------------
Informacije vezane za predmet Racunarski VLSI sistemi:
   http://titan.etf.bg.ac.yu/~gvozden/vlsi
-----------------------------------------------------------------
unsubscribe:
   minimalist@titan.etf.bg.ac.yu?subject=unsubscribe%20vlsi-nastava
-----------------------------------------------------------------