[vlsi-nastava:2003] - RE: Pitanjce by "Sava Topalovic" <sava.t@EUnet.yu>

Gvozdene, u prethodnom mailu (mozda ga nisi procitao) Ian Gillan je
napisao sledece:

> realizacija je (to ima i u wishbone spec.) pipeline povezivanje -
svaka  
> komponenta (fifo 1,2 i sabirac) je u lancu za prethodnog slave, a za  
> sledeceg master.

Eto zasto sam ja pitao da li je onda fifo master. Jer kod njega ovde se
jasno vidi da u lancu sa 2 fifo reda i sabiracem jedan fifo mora da bude
master ...

Pozdrav,
Sava


-----Original Message-----
From: Gvozden Marinkovic [mailto:mgvozden@EUnet.yu] 
Sent: 30. jun 2003 8:29
To: vlsi-nastava@titan.etf.bg.ac.yu
Subject: Re: [vlsi-nastava] Pitanjce

> Sto se tice ovog prvog, je l' to prakticno znaci da ti je fifo iz koga
> se cita master?? Ja sam onda ovo skroz pogresno uradio, nigde nisam
> video da se fifo koristi kao master niti sam o tome razmisljao ... I
na
> kojoj je to strani u wishbone specifikaciji (i kojoj posto ima 2, ona
> osnovna i ona dopunjena)?
>

...kako mislis master? Zamisli sledecu situaciju:

* sabiras, a neka jedinica koja koristi tvoj sabirac nije spremna da
prihvati
operande, znaci moras da cekas => zaustavljen resurs => dolaze operandi
koje ne
mozes da obradis => moras da imas fifo na ulazu.

fifo ne moze da bude master (mislim moze, ali ....). Znaci kada nesto
ima u fifo
redu sabirac preuzima i sabira .....

Pozdrav

Gvozden

-----------------------------------------------------------------
Informacije vezane za predmet Racunarski VLSI sistemi:
   http://titan.etf.bg.ac.yu/~gvozden/vlsi
-----------------------------------------------------------------
unsubscribe:
   minimalist@titan.etf.bg.ac.yu?subject=unsubscribe%20vlsi-nastava
-----------------------------------------------------------------