[vlsi-nastava:2004] - Test-bench (pitanje za asistenta, a do tada i za studente-dobronamjernike) ... by "mPrinC" <mprinc@galeb.etf.bg.ac.yu>

Mene muci par velikih (?) problema oko test-bench-a:

Sta sve pokriva test-bench? Tj, mozete li opisati strukturu test-bench-a (koja mu je funkcija, na koje portove se kaci, ...) i sta ocekujete od naseg RS232 porta da treba da ispuni, kako bi prosao test.

Ili kroz pitanja:

1. da li se on samo kaci na WB interfejs ili pokriva i druge signale;npr. Tx, Rx
2. Ako ih pokriva otkud ce za Rx brzina signala koji mu se servira biti bas brzina koju ocekuje moj RS232
3. Takodje, koji klok ce biti vezan za moj X1, X2 ulaz, nece valja WB_CLK_I (previse je velik)?
Kako da odgovorimo WB masteru, ako je FIFO pun, odnosno prazan, sa WB_RTY_O ili WB_ERR_O ili wait-state sve dok se situacija ne promjeni. Na koji (po broju) TAG_O treba da kacimo Rx_Empty i Tx_Full? 
4. sigurno postoji, ali ga se sada ne mogu sjetiti :)

Sve to nas moze oboriti na testiranju, a nista od toga nije specificirano?

Moze li primjer nekog test-bench-a?
  ----- Original Message ----- 
  From: Miroslav Divljan 
  To: vlsi-nastava@titan.etf.bg.ac.yu 
  Sent: Sunday, January 04, 2004 1:13 AM
  Subject: [vlsi-nastava] Pitanja!


  Sta se podrazumeva pod strukturnim modelom?

  Da li mogu da receiver,transmiter,fifo i control logic da posmatram kao crne kutije,tj.da ih realizujem opisno(funkcionalno) pa da ih onda strukturno povezem u konacan cip?

  Ili treba da svaku komponentu razbijem na registre,multipleksere,brojace itd.?

  Pozdrav,
  Miroslav