[vlsi-nastava:2004] - Re: HELP by "Marija Stojsavljevic" <gemini@verat.net>

Jedino sto mi ovako odmah pada na pamet je da mozda imas ovako nesto u kodu:

if (rising_edge(clk)) then
	body 1
else
	...

if (rising_edge(read)) then
	body 2
else
	...

Isto bi bilo i da nisu oba rising_edge vec jedan rising a drugi falling.
Stvar je u tome da simulatori rade funkcionalnu simulaciju (bez
udubljivanja u strukturu). Sintetizatori imaju masu dodatnih ogranicenja,
tipa da moze da postoji samo jedan takt, pri cemu on odlucuje sta je takt
(svaki signal ciji event nesto drajvuje).

Druga stvar koja mi pada na pamet je da postoji neko kompleksno
izracunavanje tipa:

if (rising_edge(clk) and read = '1' and write = '0' and not FifoEmpty and
Tx = '1') then
	...

Neki sintetizatori umeju da se zbune i na ovo...

Pozdrav,
Marija

> Realizovao sam FIFO i sve radi kako treba(u simulaciji).
> Sintetizovao sam ga i nije bilo gresaka vec dosta upozorenja.Na
> generisanoj semi clk i read "vise" i nije mi jasno zasto.Ova dva signala
> se nalaze u sensitive listi. Pored drugih upozorenja "izbacuje" i
> sledeca dva.Pretpostavljam da i ostala upozorenja poticu zbog iste
> greske
>
> Input clk is unused
> Input read is unused
>
> Takodje u sensitive listi imam i signale write reset i oni "ne vise".
>
> Da li neko zna u cemu je problem?
>
> Unapred hvala!
>
> Pozdrav,
> Miroslav