[vlsi-nastava:2004] - vlsi-nastava] ACK signal - ekskluzivno za asistenta :) by Ana Balevic <alegria@ikomline.net>

Molila bih Vas da mi jasno i precizno objasnite WBS_ACK_O signal-
U Wishbone specifikaciji pise da Slave postavlja ACK signal
da bi indicirao zavrsetak ciklusa na magistrali, sto uslovljavanja obaranjem STROBE signala od strane MASTERA. Medjutim u primerima tipicnih ciklusa na magistrali-npr za READ,
SLAVE 2 puta za redom postavlja ACK na '1' i ako u medjuvremenu nije ni jednom oborio ACK.
Iz tog primera mi deluje da slave postavlja ACK kada shvati da se taj ciklus na magistrali odnosi bas na njega,a OBARA ACK kada je zavrsen taj ciklus na magistrali?
Takodje mi nije  jasno zasto postavlja ACK na '1' dva puta za redom, sta i zasto tacno radi prvi put, sta i zasto drugi put. Mozda je zabuna oko tacnog prevoda 'assert' u ovom kontekstu pa zato molim asistenta da detaljno razjasni ACK! :) 


           Ana



p.s. po vremenskom dijagramu ACK dolazi izmedju 2 uzlazne ivice CLKa,
ali na sta se konkretno odnosi "SETUP, EDGE 1" u donjem tekstu?
  /////////////////////////////////////////////////
p.p.s. kriticni delovi iz specifikacije: defincija:
ACK_O-The acknowledge output [ACK_O], when asserted,
      indicates the termination of a normal bus cycle.

3.2.1 SINGLE READ Cycle
The bus protocol works as follows:

CLOCK EDGE 0: MASTER presents a valid address on [ADR_O()] and [TGA_O()].
MASTER negates [WE_O] to indicate a READ cycle.
MASTER presents bank select [SEL_O()] to indicate where it expects data.
MASTER asserts [CYC_O] and [TGC_O()] to indicate the start of the cycle.
MASTER asserts [STB_O] to indicate the start of the phase.

SETUP, EDGE 1: SLAVE decodes inputs, and responding SLAVE asserts [ACK_I].
SLAVE presents valid data on [DAT_I()] and [TGD_I()].
SLAVE asserts [ACK_I] in response to [STB_O] to indicate valid data.
MASTER monitors [ACK_I], and prepares to latch data on [DAT_I()] and
[TGD_I()].
Note: SLAVE may insert wait states (-WSS-) before asserting [ACK_I],
thereby allowing it to throttle the cycle speed. Any number of wait states
may be added.

CLOCK EDGE 1: MASTER latches data on [DAT_I()] and [TGD_I()].
MASTER negates [STB_O] and [CYC_O] to indicate the end of the cycle.
SLAVE negates [ACK_I] in response to negated [STB_O].