[vlsi-nastava:2004] - RE: Pitanja... by "Gvozden Marinkovic" <mgvozden@eunet.yu>

1. Pretpostavljam da master zadaje pocetak transfera postavljanjem bita
TxE u kontrolnom registru,ali mi nije jasno koja je svrha RxE i TxE bita
u statusnom registru? 

... samo da moze da se ocita trenutni mod rada. Ovo moze da bude
interesantno ako imamo vise mastera u sistemu (preko arbitratora
magistrale)

2.sta da radim sa signalima koji mi trebaju da budu integer da bi mogla
da ih koristim 
 kao indexe ,a menjam ih u 2 procesa? 

...pa ovo je problem vise drajvera, vise puta spominjan na vezbama.
Jedan nacin je da imate poseban proces koji kao ulaze ima dva razlicita
signala i generise potreban treci signal. 

3. Rx: primljen START bit, 8 informacionih ,ali sledeci bit je 0 ,dakle
nije STOP. Da li treba uraditi FLUSH prihvatnog registra, ili bite u
njemu izshiftovati (fifo) do prvog koji je 0 (ukljucujuci i njega)
,njega proglasiti za start,a sto se informacionih bita tice nastaviti
ubacivanje u prihvatni registar.Da li u ovakvim situacijama treba na
neki nacin obavestiti MASTERa o situaciji i kako (npr INT)? 

... ovde treba samo postaviti neki error flag u statusnom registru

4. Imam mali problem sa aritmetikom za CLK-ove - potrebna pomoc :)
Napravila sam brojac koji broji od CLKDIV do 0,generise puls,koji zatim
koristim da u pretvaracu takta(CLK->txCLK) 
promenim nivo TxCLk. da li je onda tacno da je TxCLK= WB_CLK/(CLK_div*2)
?

...cemu sluzi simulator?:)

Pozdrav

Gvozden