[vlsi-nastava:2004] - Re: vlsi-nastava] problem sa sintezom by "Sasa Rudan" <mprinc@galeb.etf.bg.ac.yu>

1. Kao sto je rekao asistent Gvozden ovo nije greska, vec obavjestenje (Note) da je samo zbog dva stanja izgenerisan obican D-FF
2. Ovo moze biti iz dva razloga (a sigurno postoji i treci, samo se sada ...)
    1. Synplify je PRISILJEN zbog losega koda da realizuje startflag tako da reaguje na dvije uzlazne ivice (npr. CLK i LD), a to jos nisu smislili i ubacili biblioteku FF-ova :). To rjesavas tako sto jedan od signala "podvuces" pod klok i time on postane sinhron

    2. imas jedan rising_edge (CLK) i neki drugi signal (npr. LD ili CLK koji je najvjerovatnije u sensitivity listi) cija promjena takodje mjenja stanje startflag-a. Cak LD ni ne mora biti u sensitivity listi vec neki drugi signal, ali LD nije podvucen pod CLK. Ti ga podvuci pod CLK i rjeseno

a da sjetio sam se i trecega...

    3. Synplify bi nekada trebao da reaguje OK na setovanje na nulu i to da podvuce pod asinhoni RST signal pri generisanju, ali zaglupi. Opet isto rjesenje ili bar da koncentrises ta setovanja/resetovanja

Jednom sam htio da resetujem (asinhrono) neki registar na B"01010101" i Synplify se bunio jer je to je moralo biti izgenerisano kao "postavljanje signala" sto je bilo u sukobu sa sinhronim postavljanjem ovoga registra preko CLK sto je takodje postojalo u procesu.

Sasa

----- Original Message ----- 
From: Ana Balevic 
To: vlsi-nastava@titan.etf.bg.ac.yu 
Sent: Monday, January 19, 2004 1:48 PM
Subject: [vlsi-nastava] vlsi-nastava] problem sa sintezom



Upomoc!
Imam problem sa receiverom - kada simulacija radi kako treba-onda nece da prodje sintezu...
Prijavljuje mi sledece probleme:

1.
@N:"C:\My Designs\UART\src\receiver4.vhd":14:12:14:13|Using sequential encoding for type state
sto se odnosi na red:   type state is (READY,SAMPLE);
2.@E:"C:\My Designs\UART\src\receiver4.vhd":26:3:26:4|The logic for startflag does not match a standard flip-flop 
sto se odnosi na:
Startuj: process(RxD,current_state) is