[vlsi-nastava:2004] - Re: sinteza i TB by "Gvozden Marinkovic" <mgvozden@eunet.yu>

1. zar se stanje ne menja na uzlaznu ili silaznu ivicu takta?
   kada to promeniti mislim da nece biti problema pod b)

2. nemam pojma ...

3. tb vidi samo portove vaseg dizajna.

Gvozden



----- Original Message -----
From: "Ana Balevic" <taucet@EUnet.yu>
To: <vlsi-nastava@titan.etf.bg.ac.yu>
Sent: Monday, January 26, 2004 7:39 PM
Subject: [vlsi-nastava] sinteza i TB


1.a) U sintezi mi se pojavljuje warning da imam kombinacionu petlju. Ona je
posledica asinhrone promene stanja konacnog automata u kontrolnoj logici .
Da li je u redu da ostane ili ne?
@W:"C:\My Designs\UART\src\uart_1.vhd":104:2:104:3|Found combinational loop
at current_state[0]... (ista poruka i za sva ostala stanja)

WBSetState : process(WB_RST_I,next_state) is
  begin
  if WB_RST_I='1' then
       current_state<=IDLE;
      else
       current_state<=next_state;
  end if;
  end process WbSetState;

b) u procesu za izracunavanje sledeceg stanja imam sledeci kod,da li je ok
ili treba neka izmena:
(isto prijavljuje kombinacionu petlju kao warning, ali simulacija radi
savrseno)
when WRCNTRL =>   ControlOK<='1';
  if Finish then next_state<=READY;
  else next_state<=WRCNTRL; end if;

2. Za statusni registar (definisan kao std_logic_vector, 8 bit)  mi
sintetizator ne napravi registar, vec ga razvlaci po semi kao kombinaciju
signala, i izbacuje ovu poruku:
@W:"C:\My Designs\UART\src\uart_1.vhd":186:6:186:9|Input un1_statreg(15
downto 0) to this expression [pmux] has undriven bits which are being tied
to 0 - a simulation mismatch is possible

Nije mi jasno zasto pominje 16 bita, i zasto se buni kad mislim da
dodeljujem vrednost svim bitima kojima je potrebno, a ostale setujem na 0?
STATREG(7 DOWNTO 6)<=WB_DAT_I(1 downto 0);
A biti 3..0 su mi povezani na odgovarajuce portove RxFIFO i TxFIFOa
(Kod slicnih signala za kontrolni reg i CLKDIV nema tog problema)

3. Da li se moze napraviti TestBench koji ce sem portova UUT-a, prikazivati
i vrednosti nekih drugih signala , npr signala kojima se povezuju FIFO i
Risiver ... i kako to moze da se uradi.Kada generisem testbench iz
simulacije koju sam gledala kao waveform, prijavljuje da ne moze da nadje te
unutrasnje signale,i generise TB samo sa portovima. Medjutim primetila sam
da se u kodu volshebno pojavljuju neki read i write signali FIFO-u, kojima
nisam vrednosti dodeljivala putem formule u simulaciji,vec su generisani od
strane UARTa. Onda ne moze da izvrsi Tb sve dok te dodele ne obrisem iz
TB-a. Da li neko zna o cemu se radi?