[vlsi-nastava:2004] - RE: Block Read pitanje by "Ivan Milosavljevic" <ivan.mile@sezampro.yu>

>>-----Original Message-----
>>From: mprinc [mailto:mprinc@galeb.etf.bg.ac.yu]
>>Sent: Wednesday, January 28, 2004 1:48 AM
>>
>>Evo moj kratak (?) pogled na ovu problematiku, iliti tekstualno opis
>>asistentove slike :))
>>
>>NAJBITNIJE 2: i blok ciklus moze biti sa WS taktovima, dakle kome
>>je sve ovo komplikovano neka pravi sve sinhrono u 2 takta, a sa ACK neka
>>odgovara tek u 2. taktu (u 1. taktu ACK je '0')

Hm... Posle sedam dana od kad sam ja tvrdio da ovo može, a _neko_ da ovo ne
može i posle par izgubljenih dana na promenu dizajna, sada ovo odjednom može
a _tuđe_ izgubljeno vreme... pa to ionako nije bitno, zar ne?


>>u block-u
>>generalno:
>>    - master postavi CYC i STB na samom pocetku takta 0, a moze i 1% pred
>>kraj takta 0
>>    - slave reaguje asinhrono (rijetki su slucajevi gdje moze sinhrono) na
>>ACK i priprema se za transfer (dakle, izlaz FIFO-a je asinhron,
>>mada sam ja uradio jedan "sinhroni" pristup)

Sjajno! Pošto je u tekstu zadatka FIFO sinhron, logično je da je njegov
izlaz asinhron, zar ne? To što je neko izgubio nedelju dana lomeći se da
napravi sinhron FIFO, pa to nije ni važno zar ne? Šta znači "sinhroni"
pristup i u čemu se on razlikuje od "asinhronog" pristupa?

>>    - nije problem ako slave ne moze za 1% pred kraj da se
>>pripremi, nikakav
>>data-leak nece da se desi, samo se cijeli ciklus rasteze jos jedan takt

Ostao sam zapanjen snagom naučnih argumenata: rastezanje ciklusa, novi pojam
u IEEE svetu! Kako se rasteže ciklus a kako se zateže, ako može
pojašnjenje???? Kako ćeš uopšte da znaš da nisi stigao da pripremiš podatak?
Kako ćeš da znaš da sledi uzlazna ivica takta pre nego što pripremiš podatak
za slanje?

>>    - master/slave na pocetku takta 1, FINALNO reaguje na signale
>>i to samo ako su oni i dalje aktivni (dakle ulaz FIFO-a je sinhron)

Brilijantno! Znači FIFO je malo sinhron a malo asinhron. Revolucija u
digitalnoj elektronici je počela!

		Poz,
		    -+- I V A N -+-