[vlsi-nastava:2005] - Re: Mala nedoumica by Gvozden Marinkovic <mgvozden@EUnet.yu>

cobi@3dnet.co.yu wrote:

> Na disku za VLSI u zanimljivom tutorijalu za VHDL "Language training"
> chapter 6, section 4, page 4, pise(vezano za signale):" ... self
> assignments (like Sig<=Sig+1) make no sense and are forbidden." U nekim
> resenjima i primerima vrednost signala se (de)V(in)krementira na taj
> nacin.

...to jednostavno nije istina ...

primer

process (clk) is
begin
 if rising_edge(clk) then
    x <= not x
end if;
end process;

se mapira u D-FF kojem je intvertovan izlaz vezan na ulaz.
u FPGA realizaciji ovo sigurno radi ...

Pozdrav

Gvozden