[vlsi-nastava:2005] - Pitanja u vezi domaceg by "Ancalagon" <ancalagon@sezampro.yu>

Imam nekoliko pitanja u vezi postavke za junski domaci iz VLSI:

(1) da li je vremensko multipleksiranje podataka na Rx liniji postignuto
    tako sto je:
    (1) 8 taktova predvidjeno za jedan podatak, pa narednih 8 taktova
        za drugi, ... itd.,
    (2) u okviru 8 taktova po jedan takt rezervisan za po jedan bit od
        8 razlicitih 32-bitnih podataka?
    U slucaju (1), pretpostavlja se da treba da se prenese 8 32-bitnih
    podataka. Ako ove podatke obelezimo sa D1, D2, ..., D8, onda bi
    bitovi na Rx liniji bili:

    D1(0) D2(0) D3(0) ... D8(0)  
    D1(1) D2(1) D3(1) ... D8(1)
   
    ...

    D1(31) D2(31) D3(31) ... D8(31)

    Nakon 8x32=256 taktova moglo bi da se rekonstruise 8 podataka
    konkatenacijom po 32 bita semplovanih u svakom 1., 2., ..., 8. taktu.

    U slucaju (2), pretpostavlja se da treba da se prenese 32 8-bitna
    podatka. Ako ove podatke obelezimo opet sa D1, D2, ..., D32, onda bi
    bitovi na Rx liniji bili:

    D1(0) D1(1) D1(2) ... D1(8)
    D1(0) D2(1) D2(2) ... D2(8)

    ...

    D31(0) D31(1) D31(2) ... D31(7)

    Nakon svakih 8 taktova bio bi rekonstruisan po jedan 8-bitan podatak
    koji bi odmah bio spreman za prenos.

(2) Da li je dovoljno da postoje dva bloka u RAM memoriji, od kojih se u
    svakom trenutku u jedan upisuje, a drugi je spreman za citanje?

(3) Na koji nacin je predvidjeno da se radi citanje RAM memorije? Na semi
    ne postoje signali za citanje (osim sto ovi signali mogu da budu deo
    sprege sa kontrolnim blokom, ali od kontrolnog bloka ne postoje signali
    do najviseg nivoa), a u test bench-u su samo signali top level-a dostupni?

(4) U slucaju (1), najniza 3 bita odredjuju koji podatak je po redu, ali
    onih visih 5 bita ne mogu da obelezavaju redni broj vremenskog slota, jer
    se redni broj menja od osmorke do osmorke, a podatak treba da bude fiksan.
    U slucaju (2), najvisih 5 bita mogu da odredjuju redni broj vremenskog
    slota, ali nizih 3 bita ne mogu da obelezavaju redni broj sempla, jer se
    redni broj sempla menja iz takta u takt.
    Da li mozete da date jednu sekvencu od 8 bita na Rx liniji za ovaj test?

(5) Da li su signali OBF i ACK predvidjeni za hand-shake izmedju E1 deframer-a i
    kontrolnog bloka, u smislu da se OBF (Output Buffer Full?) postavlja kada
    je 8-bitna Data linija validna, a ACK kada je sadrzaj sa Data procitan?

(6) Da li se signal FS1 postavlja na kraju 32. 8-bitne sekvence, ili na kraju
    1. 8-bitne sekvence? (sa slike: da li se ovaj signal postavlja kada je
    prosla 1. sekvenca - validna Data linija, ili kada je prosla 32. sekvenca -
    poslednja validna Data linija je postavljena, pa moze da pocne konkatenacija
    bita i kreiranje podataka za prenos u RAM)

Pozdrav,
Marko

________________________________________________
Message sent using SezamPro On-line Web Mail