[vlsi-nastava:2006] - Re: ? by Milos Trivun <trivunm@beotel.net>

Hvala,
Milos.

Pesic Ivan wrote:
> > Da li moze neko da precizira sta treba da sadrzi testbench i sta 
> > treba da radi(iako je mozda malo kasno).
> > Hvala,
> > Milos.
>
> Nikad nije kasno!
>
> Kad instaliras Active-HDL 6.2, pogledaj u folderu
> Training\VHDL_Training\Presentation
> VHDL_Presentation.ppt
>
> Tu imas kako da najlakse napravis testbench
>
> Valjda bi trebalo da demonstrira razne slucajeve
> koriscenja predajnika i pokaze da sve funkcionise
> kako treba (kad je sve normalno, kad se pokusa
> upis u pun FIFO, citanje i upis u registre, deljenje takta,
> ispravno formiranje subframe-ova i Channel Status i Valid bitova...)
>
> Valjda sam bio od pomoci...
>
> Pozdrav
> Ivan