[vlsi-nastava:2006] - Problemi sa pravljenjem inverora u AciveHDL-u by Nenad Tesovic <tesovicn@gmail.com>

Dva puta sam probao i oba puta nisam uspeo da na testbenchu dobijem 
vremenske zavisnosti signala na ulazu i izlazu inverora. Evo sta sam radio:

1. Create new workspace
2. Create an empty design
3. Synthesis tool: <none>, Implementation tool: <none>
4. Nakon Finish, pokrenem HDE wizard i odaberem VHDL.
5. Kreiram ulazni pin x i izlazni pin y i zavrsim wizard klikom na Finish.
6. U arhitekturi dodam red: y <= not x;
7. Tools->Generate Test Bench, i pritiskam Next do kraja.
8. Izmedju begin i end dodam kod sa vezbi (dodele vrednosti i pauze od 
po 20ns)
9. Kreiram New Waveform, prebacim x i y u listu na desnoj strani.

Kada nakon ovoga pokrenem simulaciju, ona se pokrene i odmah zavrsi, a 
signali x i y imaju nedefinisanu 'U' vrednost sve vreme.
Gde gresim?

Nenad