[vlsi-nastava:2006] - Pitanja u vezi projekta by "Ivica B" <ibogosavljevic@gmail.com>

Pogledao sam projekat malo detaljnije i neke stvari mi nisu jasne:
1. Pise da se prvo salje start bit, pa podatak sa CRC-om (32 + 5 = 37
bitova), pa stop bit. Jel ovo znaci da prijem treba da organizujem kao da
primam tri razlicite reci? Ili se reci salju bit po bit, a magistrala je
jednobitna?
2. U kontrolnom registru, kaze bit0 dozvoljava prijem podataka ako mu je
vrednost 1. A ako mu je vrednost nula, podaci se odbijaju. To se signalizira
kojim signalom?
3. bit 1 u kontrolnoj reci - ne razumem o kakvoj brzini je rec. Sistem prima
i salje podatke asinhrono. Da li je u komunikaciji sistem uvek slave?
4. Jel uredjaj uvek treba da prima podatke, cak i kad je FIFO pun? Na dva
mesta se navode kontradiktorni zahtevi (da sistem treba da signalizira ako
se podatak "pregazi" i da treba da prekine ciklus ako se pokusa upis u pun
bafer).

Pozdrav,
Ivica