[vlsi-nastava:2006] - Re: Pitanja u vezi projekta by Sasa Stojanovic <stojsasa@yahoo.com>

Slanje se desava od trenutka kada se upise novi podatak.
  Prijem je onakav kako je objasnjeno na MIPS-u za 8251 u asinhronom rezimu sa razlikom sto ne postoje dodatni pinovi za takt slanja, odnosno prijema. Ti taktovi se dobijaju od takta sa wishbon-a.
   
  Pozdrav,
  Sasa

Ivica B <ibogosavljevic@gmail.com> wrote:
  Ja sam stvari potpuno drugacije shvatio. Mislio sam da taj uredjaj treba da ima na obe strane WISHBONE interfejs, a vi u stvari od nas trazite da napravimo UART sa manje funkcionalnosti!
Nego, da pitam jos nesto sto mi nije jasno. Kad saljem podatke, ako je bit1 nula odnosno 1,postavim podatak na izlaz, cekam cetiri odnosno sesnaest taktova, pa spustim. Ali nije mi jasno primanje. Ispravite me ako gresim. Jednim brojacem merim koliko traje start bit. Neka traje x signala takta. Nakon toga, na x/2 signala uzimam odbirke sa ulazne linije. To je jedno resenje. 

Ivica

  On 11/22/06, Sasa Stojanovic <stojsasa@yahoo.com> wrote:  

Ivica B <ibogosavljevic@gmail.com> wrote:  Pogledao sam projekat malo detaljnije i neke stvari mi nisu jasne:
1. Pise da se prvo salje start bit, pa podatak sa CRC-om (32 + 5 = 37 bitova), pa stop bit. Jel ovo znaci da prijem treba da organizujem kao da primam tri razlicite reci? Ili se reci salju bit po bit, a magistrala je jednobitna? 
U zadatku se trazi seriski prenos (start i stop biti postoje baljda samo u toj varijanti)
2. U kontrolnom registru, kaze bit0 dozvoljava prijem podataka ako mu je vrednost 1. A ako mu je vrednost nula, podaci se odbijaju. To se signalizira kojim signalom?
Imate jednu liniju za serijsko slanje (TxD) i jednu za serijski prijem (RxD). Ukoliko je vrijednost ovog bita '0', linija RxD se uopste ne posmatra, bez obzira da li po njoj trenutno stizu podaci ili ne.
3. bit 1 u kontrolnoj reci - ne razumem o kakvoj brzini je rec. Sistem prima i salje podatke asinhrono. Da li je u komunikaciji sistem uvek slave?
Sjetite se kako izgleda asinhroni prenos kod 8251. Takt se ne prenosi, vec unaprijed treba da postoji definisano da uredjaji rade na istoj brzini. Sinhronizacij se desava na silaznu ivicu start bita. Dalje mjerenje vremena za taj podatak se vrsi u odnosu na tu sinhronizaciju.
4. Jel uredjaj uvek treba da prima podatke, cak i kad je FIFO pun? Na dva mesta se navode kontradiktorni zahtevi (da sistem treba da signalizira ako se podatak "pregazi" i da treba da prekine ciklus ako se pokusa upis u pun bafer). 
Postoje dva slucaja odvojena.
Sa jedne strane (WISHBON) ne treba dozvoliti upis u bafer za slanje, ako prethodni podatak nije poslat kompletno.
Sa druge strane(RxD) ne postoji nacin da se druga strana obavijesti da je FIFO bafer pun, vec se podatak uvijek prihvata. Iz tog razloga se moze desiti da dodje do prepisivanja starih podataka.

Pozdrav,
Ivica
Pozdrav,
Sasa
-----------------------------------------------------------------
unsubscribe:
  minimalist@rti.etf.bg.ac.yu?subject=unsubscribe%20vlsi-nastava
-----------------------------------------------------------------




-----------------------------------------------------------------
unsubscribe:
minimalist@rti.etf.bg.ac.yu?subject=unsubscribe%20vlsi-nastava
-----------------------------------------------------------------


 
---------------------------------
Access over 1 million songs - Yahoo! Music Unlimited.