[vlsi-nastava:2006] - Re: Pitanje u vezi projekta - ZA ASISTENTA i ostale :) by Sasa Stojanovic <stojsasa@yahoo.com>

Ovaj problem ne postoji jer postoji baud rate faktor. Raspitajte se sta je to, ako vec niste, jer sam to vec pricao.

Pozdrav,
Sasa

PS Jedan bit podatka traje vise perioda takta, a rezolucija sinhronizacije je jedan period signala takta. 

markos84@verat.net wrote: 
Posto je u pitanju asinhroni prenos => takt primaoca i posiljaoca(na
drugoj strani kabla) su isti, ali mogu biti fazno pomereni. Slika:

 (^^ <=> 1, __ <=> 0)
1. moguci scenario
clk:    ___/^^^\___/^^^\___
RxD  ^^^^^^^^\_______/^^^.......
                          start 

U ovom slucaju nema problema posto semplovanje vrsimo negde na sredini
start bita (2. uzlazna ivica takta sa slike).

2.scenario
clk:      __/^^^\___/^^^\___/^^^\___/^^^\___
RxD    ^^^^^^^^^\_______/^^^.......
                             start 

U ovom slucaju su se taktovi poklopili i semplovanje se vrsi u zoni
neodlucnosti i ovde nastaje problem!

Da li treba da se pravimo ludi i da ignorisemo ovo posto mi nemamo zone
neodlucnosti (signali trenutno menjaju svoje vredsti) ili bi ipak trebalo
smisliti neko resenje, kao na primer da prijemnik semplovanje vrsi na
brzem, sistestemskom taktu?


-- 
Pozdrav,
 Marko                          e-mail: markos84@verat.net



-----------------------------------------------------------------
unsubscribe:
   minimalist@rti.etf.bg.ac.yu?subject=unsubscribe%20vlsi-nastava
-----------------------------------------------------------------




 __________________________________________________
Do You Yahoo!?
Tired of spam?  Yahoo! Mail has the best spam protection around 
http://mail.yahoo.com