[vlsi-nastava:2007] - Re: Pitanje za sve by "Ivica B" <ibogosavljevic@gmail.com>

Pa prenos je asinhroni u oba slucaja, tako da ti odredjujes brzinu (podatak
nije na magistrali dok SLAVE ne postavi ACK_O)

On 1/6/07, Darko Petrovic <shtreber@gmail.com> wrote:
> Kod blok transfera cyc je sve vreme aktivan... Ostali signali
> "razmenjuju" se isto kao kod pojedinacnih transfera.
>
> Sad ja da pitam - da li je neophodno da brzina blok-transfera bude
> maksimalna moguca (1 takt-1 podatak), s obzirom da to zahteva
> petljanje sa onim registred feedback varijantama? Cini mi se da te
> optimizacije nisu pominjane u materijalima s vezbi.
>
> On 1/6/07, Bratislav Stojanovic <bstojanovic@sbb.co.yu> wrote:
> > Kako razlikovati blokovsko chitanje od obicnog single read ciklusa, kad
> se
> > cyc, stb i we postavljaju u oba sluchaja na iste vrednosti? Kako da znam
> > kada kontr. logika treba da udje u stanje blokovskog chitanja?
> >
> >
> >
> > Ovo pitanje je posledica prevelikog lumpovanja 8)
> >
> >
> >
>
>
>
> -----------------------------------------------------------------
> unsubscribe:
>    minimalist@rti.etf.bg.ac.yu?subject=unsubscribe%20vlsi-nastava
> -----------------------------------------------------------------