[vlsi-nastava:2007] - Re: Sinteza dual port memorije by "Igor Stojkovic" <stojkovic.igor@gmail.com>

On 1/8/07, Marko Skocic <markos84@verat.net> wrote:

> Odlicno zapazanje! To je upravo razlog sto u asistentovom domacem nema greske kada se FIFO integrise, jer se genericki parametar koji odredjuje sirinu adrese postavi na 2!!! Evo sa mojom memorijom kad postavim taj parametar na vrednost izmedju 1 i 5 nema greske, a za vece od 5 ima!?! Ovo je ocigledno neki bug posto ne vidim kakve veze ima ono upozorenje sa kapacitetom memorije, a ako postoji problem u dizajnu onda postoji u svakom slucaju.
> Ako je asistent ovako radio mozemo onda i mi, zar ne?
>
> PS. Jel treba mi da radimo post-sintesis simulaciju? Kako se to radi uopste?

Ne znam da li treba ali evo kako je ja radim. Otvorim u Active-HDLu
design flow prozor. U njemu kliknem synthesis i pokrene se simplify.
Kliknem RUN i kad odradi zatvorim ga. Sada u design flow prozoru
kliknem refresh file list i izaberem edf i vhm fajlove za ono sto hocu
da simuliram. Tada u Files dobijem novi direktorijum Post-Synthesis
koji kompajlujem. Sada mogu kao Top Level Unit da izaberem unit iz tog
direktorijuma i onda kazem Initialize simulation i dalje je sve isto
kao i kod funkcionalne simulacije.

--
Pozdrav,
Igor Stojkovic mailto: stojkovic.igor@gmail.com