[vlsi-nastava:2007] - VHDL savet da vam skrati koji sat muke by "Igor Stojkovic" <stojkovic.igor@gmail.com>

Ako imate ovako nesto:

if RESET = '1' then
   ...
elsif rising_edge(CLK) and (CE = '1') then
   Ovde koristite razne promenljive i signale.
   Kada pokrenete sintezu, za sve promenljive i
   signale (sem za in portove) dobicete upozorenje
   Feedback mux created for signal...
end if;

Da bi ste se resili ovih upozorenja samo treba da napisete to ovako

if RESET = '1' then
   ...
elsif rising_edge(CLK) then
   if (CE = '1') then
       Ovaj deo koda ne menjate uopste.
   end if;
end if;

Ovo je stvarno glupost. Ja nisam citao VHDL knjigu vec samo help i
interaktivne tutoriale, pa mi recite da li u knjizi ima nesto sto ce u
startu da mi pomogne da izbegnem ovakve gluposti.

--
Pozdrav,
Igor Stojkovic mailto: stojkovic.igor@gmail.com