[vlsi-nastava:2007] - Re: pitanje za asistenta by "Rade Martinović" <rocky303@gmail.com>

U principu pravilo kaze da
se da ulazni signali moraju biti stabilni PRE uzlazne ivice takta,
a da se nasi izlazni signali ocitavaju NA uzlaznu ivicu takta.
Tumaceci pravilo tako, pomislio sam
da je najpametnije da ako se vec nasi izlazni signali ocitavaju na uzlaznu
ivicu, da je najpametnije da ih postavim na silaznu ivicu, jer ce tako
proci pola takta, sto je vise nego dovoljno da se stabilisu. E sad, mozes i
da ih postavis jos ranije, odn. kombinaciono, ali tako pravis uredjaj koji
je kombinaciona mreza i tako je Sasa uradio. Mozes i da ih postavis i
kasnije, tj. na sledecu uzlaznu ivicu takta, kako je Marko Ciric hteo, ali
onda si prakticno prakitcno uveo bespotrebno stanje cekanja, jer taj izlazni
signal nece stici na vreme (najverovatnije) do onog koji ce tumaciti te nase
postavljene signale, pa ce prakticno svaki ciklus na WISHBONEu biti produzen
za takt.

U principu najbolje je to objasnio bas Rade Jakovljevic pre par mailova, i
covek je potpuno u pravu. Ja sam mozda uneo zabunu tumaceci vremenske oblike
signala datih na slikama.

I naravno, ako postuje specifikaciju i radi, ne menjaj nista ;)

2007/1/28, Rade Jakovljević <radegm@gmail.com>:
> ne menjaj nista, ako ti radi...
>
> Током 28.1.07., markos84@verat.net <markos84@verat.net > је написао:
> >
> >
> > Prevedenu verziju nisam nasao, ali u originalnoj u pravilu 4.10 ne vidim
> > da ovo pise:
> > RULE 4.10
> > The clock input [CLK_I] to each IP core MUST coordinate all activities
> > for
> > the internal logic
> > within the WISHBONE interface. All WISHBONE output signals are
> > registered
> > at the rising
> > edge of [CLK_I]. All WISHBONE input signals must be stable before the
> > rising edge of
> > [CLK_I].
> >
> > Takodje, u celom dokumentu se ni jednom ne pominju termini falling edge
> > i
> > negative edge, za razliku od termina rising edge. Jedino ako hocete da
> > kazete da je to impicitno naznaceno u recenici:
> > All WISHBONE input signals must be stable before the rising edge of
> > [CLK_I].
> >
> > Inace, gledajuci one dijagrame, i sam sam pomislio da bi trebalo da
> > slave
> > radi na silaznu ivicu takta, ali nisam hteo tako da radim posto nigde u
> > specifikaciji nisam nasao da tako treba. Ali evo, ako vi tako kazete,
> > najmanji problem je to promeniti.
> >
> > On Sunday, January 28, 2007, 4:44:42 PM, Sasa Stojanovic wrote:
> > > wbspec_b1, strana 56, pravilo 4.10 .
> >
> > > Pozdrav,
> > > Sasa
> >
> > > PS Nema zablude:)
> >
> > > Rade JakovljeviA&#8225; <radegm@gmail.com > wrote: Gde si video da
> > pise
> > da se nesto radi na silaznu ivicu takta? Ja na slikama ciklusa nigde
> > nisam video
> > > silaznu ivicu.
> > > Gledajuci slike i citajuci wbspec, shvatio sam da master na uzlazne
> > ivice takta proverava ack_i signal i ako je postavljen da ocitava
> > podatke
> > > ukoliko je ciklus citanja u pitanju. Slave samo mora da obezbedi da
> > kad
> > postavi ack_o signal, da na sledecu ivicu takta ima postavljene podatke
> > na
> > > linijama dat_o. Nikakve tacnije vremenske specifikacije nisam video.
> > > Da li sam u velikoj zabludi ili sam u pravu, molim da mi neko ko je
> > siguran (asistent) kaze sta je tacno, dok jos radim.
> >
> > > Pozdrav
> >
> > > P.S. Prevod wbspec koji ja imam je pun gresaka.
> >
> > >  2007/1/28, Rade Martinovic < rocky303@gmail.com >:
> >
> >
> > > Zdravo Marko,
> >
> >
> > > Citat texta, dan: 26. januar 2007, vreme: 22:26:58, citat:
> >
> >
> > >>
> > > Da li je potrebno da se ack i rty signali postavljaju asinhrono kao
> > odgovor na postavljanje signala stb, ili je dozvoljeno da to bude
> > sinhrono? Npr.
> > > ako master zapocne ciklus neposredno
> > > posle uzlazne ivice takta 0, da li smemo da mu odgovorimo neposredno
> > posle uzlazne ivice takta 1 (sinhrono). Takodje, da li smemo da uvodimo
> > wait
> > > stanja slave-a posle jednog takta
> > > (za blok cikluse). Konkretno, da li je u prethodnom primeru dozvoljeno
> > da se ack spusti na 0 neposredno posle uzlazne ivice takta 2(sinhrono),
> > > nezavisno od aktivnosti mastera? U tom
> > > slucaju, sledeci odgovor master-u (postavljanje ack na 1) u slucaju
> > blok
> > transfera bi usledio neposredno posle uzlazne ivice takta 3. Da li je
> > ovakvo
> > > ponasanje dozvoljeno?
> >
> >
> >
> >
> > > Iako nisam asistent da pokusam da odgovorim na deo pitanja:
> >
> >
> > > Master SVE signale mora da zapocne izmedju uzlazne i silazne ivice
> > takta, najbolje na uzlaznu ivicu, kako bi se stabilisali do silazne
> > ivice.
> > > Slave SVE signale tumaci na silaznu ivicu takta i postavlja svoje, ali
> >
> > tako da se stabilisu do sledece uzlazne ivice. U pitanju je, kako
> > nazivas,
> > > "sinhron" odgovor, ali na silaznu ivicu, NE na uzlaznu.
> >
> >
> > > Ili jednostavnije ovako:
> > > Master reaguje SAMO na uzlaznu ivicu takta.
> > > Slave reaguje SAMO na silaznu ivicu takta.
> >
> >
> > > Prakticno moze da bude drugacije, ali WISHBONE ovako propisuje i (u
> > idealnom slucaju, kakav je nas domaci) ovako treba da bude.
> >
> >
> > > Onaj drugi scenario koji si opisao tada nije dozvoljen, jer slave ne
> > moze da postavlja signale na uzlaznu ivicu (ustvari moze, ali to nije
> > pametno),
> > > vec na silaznu, kada je njemu zgodno.
> >
> >
> > > Postoji prevedena WISHBONE specifikacija na srpski, preporucujem ti da
> > je detaljno procitas, i proucis scenarija za signale.
> >
> >
> >
> >
> >
> >
> >
> >
> >
> >
> > --
> > Pozdrav,
> > Marko                          e-mail: markos84@verat.net
> >
> >
> >
> > -----------------------------------------------------------------
> > unsubscribe:
> >    minimalist@rti.etf.bg.ac.yu?subject=unsubscribe%20vlsi-nastava
> > -----------------------------------------------------------------
> >
>
>
> -----------------------------------------------------------------
> unsubscribe:
>   minimalist@rti.etf.bg.ac.yu?subject=unsubscribe%20vlsi-nastava
> -----------------------------------------------------------------


--
--
~~Rocky~~