[vlsi-nastava:2007] - Re: VLSI - par pitanja by Sasa Stojanovic <stojsasa@yahoo.com>

Rade Martinoviæ <rocky303@gmail.com> wrote: Pozdrav!

Susreo sam se sa nekoliko problema odn. manje jasnih stvari u toku
spremanja ispita, pa imam nekoliko pitanja, i bio bih veoma zahvalan
ako biste mogli da mi odgovorite u najkracem roku:

1) Testiranje ROM memorija. Nisam bas najbolje razumeo onaj algoritam
koji testira uslovne sume. Da li taj algoritam sabira sadrzaj SVIH
lokacija ROM memorije, pa to proverava sa ranije sracunatom tacnom
sumom?
Ili mozda (sto implicira operacija ROTL) se racuna samo deo sume kao 1
bit za svaku lokaciju ROM memorije, taj se bit unese u sumu na mestu
najmanje tezine, pa se rotira ulevo i dobije se sabirak ciji svaki bit
pokazuje da li postoji greska u lokaciji ROM memorije bas na toj
poziciji gde se bit sume ne slaze sa unapred sracunatim tim bitom?
Da, racuna se suma i ona se uporedjuje poznatom vrijednoscu na kraju. Jedino sto to u prikazanom algoritmu nije klasicna suma, vec se izmedju svaka dva sabiranja dotadasnja suma zarotira (ne da se samo pomjera, vec se rotira).
2) Prezentacija ResursiProcesora.ppt, slajd 25. Carry Save Adder.
Slika prikazana desno nece dati tacan carry za zbir 4 4-bitna broja.
Naime, nije moguce da carry za zbir 4 binarna broja bude samo 1 bit.
Da li je odgovor da Carry Save Adder kako je prikazano i ne daje tacan
carry za zbir vise brojeva?
U pravu ste. Na slici nedostaje poslednji prenos (od jednobitnog sabiraca lijevo dole). Ako se on docrta, sve ce biti u redu (u rezultatu postoji 5 bita i taj prenos ce biti 6-ti).
3) Mada sam detaljno pregledao knjigu 200MHz ... nisam uspeo da nadjem
koji su tipovi sekvencijalnih hazarda.
Postoji samo jedan tip tog hazarda. To sto se u pitanju traze tipovi, vi treba da znate da li je jedan ili ih ima vise.
4) Prezentacija ResursiProcesora.ppt, slajd 24. Carry Lookahead Adder.
Na slajdu pise da je ukupno kasnjenje
T = (1 + 2(2N -1) + 1)t = 4Nt = 4t*logrn
Nisam bas sasvim siguran kako se to dobilo. Proverio sam na slucaju sa
slike i meni se cini da se dobije da je kasnjenje 10t. Vodio sam se
ovom logikom:
- 3.  takt za generisanje P0', G0', P1', G1', P2', G2', P3', G3' (u
4-bitnim CLA)
- 5.  takt za C4, C8, C12 i G0'' i P0'' (u generatorima prenosa na prvom nivou)
- 7.  takt za C16, C32, C48 i G0'' i P0'' (u generatorima prenosa na
drugom nivou)
-10. takt za S61, S62, S63 i ostale koji se izracunavaju na ovom nivou
(u onim poslednjim 4-bitni CLA)
Jedino sto se jos desava je:
- 9.  takt, kada se izracunava C63.
Dakle, do 10 takta bi trebalo da bude sve gotovo. Mozda bi pomoglo
kada biste mi objasnili za svaki sabirak u formuli koja je njegova
funkcija.
Prvo sto u ovom slucaju ne treba da govorimo o taktu nego o kasnjenju kola (ovo je cisto kombinaciona mreza).
Zanemarujuci to, Vase razmisljanje stoji. Provjericu i po potrebi ispraviti.
Mozda sam malo udavio, ali sa ovim pitanjima nisam uspeo sam da se izborim.

Unapred zahvalan!

-- 
-- 
~~Rade~~
Pozdrav,
Sasa

       
---------------------------------
Ahhh...imagining that irresistible "new car" smell?
 Check outnew cars at Yahoo! Autos.