[vlsi-nastava:2008] - Sinplify by "Ivan Lukić" <ivan.lukic83@gmail.com>

Ovako...
Ne znam zasto, ali sinplify nesto nece da sintetizuje.
Prvo sam koristio paket nekih funkcija
,pa nije hteo jer paket valjda nije entitet.
Posle sam pokusao te funkcije samo da implementiram
u arhitekturi ali onda ima problema cini mi se sa atributima signala.

Ono sto mi izbacuje je:

@N:"H:\Programming\VHDL_Designs\Projekat\Timers\src\CNT0.vhd":6:7:6:9|Top
entity is set to CN0.
VHDL syntax check successful!
Synthesizing work.cn0.behav
@E: CD114
:"H:\Programming\VHDL_Designs\Projekat\Timers\src\CNT0.vhd":61:25:61:31*|type
bit needs a syn_enum_encoding attribute of "sequential"*
@END
Process took 0h:0m:0s realtime, 0h:0m:0s cputime

ovo gore se odnosi na liniju:

result(index) := *bit'val*(temp rem 2);

Plz,ima li neko ideju sta da mu radim.
Kolo nije nista komplikovano,
obican brojac do nula,bez bilo kakve specijalne logike,
testirao sam ga u AHDL (doduse pre nego sto sam copy/paste-ovao
funkcije ali opet kod nije menjan tako da nema razloga da ne radi).

Unapred hvala

Pozdrav