[vlsi-nastava:2008] - Re: inout portovi (pitanje i za asistenta) by "Bosko Jevtic" <bjevtic@gmail.com>

Током 9.2.08., Ivan Lukić <ivan.lukic83@gmail.com> је написао:
>
> Ljudi da li zna neko kako da u testbenchu spojim inout portove tako da
> rade,
> bilo da su standard_log ili obcan bit_vector ima dva slucaja:
> 1. ili se ne dodeljuju vrednosti (tipa Data  <= "0000" rezultuje sa
> vrednoscu 'U' kod std_logic)
> 2. ili ne moze da se kompajlira testbench pri pokusaju dodele vrednosti
> (obican bitvector, kaze postoji vise izvora datog signala)
>
> Da li je dozvoljeno imati odvojeno za potrebe Testbencha imati odvojene
> DataIn i DataOut portove.
>
> Pozdrav svima
>
> -----------------------------------------------------------------
> unsubscribe:
>   minimalist@rti.etf.bg.ac.yu?subject=unsubscribe%20vlsi-nastava
> -----------------------------------------------------------------


Kada imas vise drajvera (procesa koji menjaju neki signal), a kotistis
std_logic, primenjuje se resolved funkcija, koja razresava konflikte u
slucaju da se ne zna koja ce bit vrednost. Resenje je da uvek najvise jedan
proces dodeljuje neku (validnu) vrednost signalu (ime_signala <=
neka_vrednost), a da ostali bude u stanju visoke impedanse (ime_signala <=
(others => 'Z')) . Pogledaj u helpu Active HDL-a (resolved funkcija), mislim
da je to tamo lepo objasnjeno.

P.S. ne znam da li postoji resolved funkcija za bit vektore. Ovo se odnosilo
na std_logic ili std_ulogic.