Cudan problem
Zdravo,
Napravio sam entitet MAR koji ima svoju arhitekturu. Kada pokrenem simulaciju u ModelSim-u desava se sledece: signal Q uvek kasni za signalom Q_tmp iako postoji Q <= Q_tmp. To izgleda ovako: kada je Q_tmp = 0..01 tj jedan i aktivni su signali inc i MARout, na izlasku iz procesa Q_tmp = 0..010 tj. dva ali je signal Q = 0..01 tj. jedan. Da li neko ima ideju zasto je ovo ovako? Povecavanje Q_tmp za jedan i Q <= Q_tmp se nalaze jedan iza drugog (ne odmah) u jednom istom procesu. Takodje Quartus javlja jedno upozorenje (ne gresku):
"Warning (10631): VHDL Process Statement warning at MAR.vhdl(23): inferring latch(es) for signal or variable "Q_tmp", which holds its previous value in one or more paths through the process"
Molim za pomoc i ako je u redu ja bih postovao kod ovde u sledecem postu.
Unapred zahvalan,
pozdrav,
Nemanja
Napravio sam entitet MAR koji ima svoju arhitekturu. Kada pokrenem simulaciju u ModelSim-u desava se sledece: signal Q uvek kasni za signalom Q_tmp iako postoji Q <= Q_tmp. To izgleda ovako: kada je Q_tmp = 0..01 tj jedan i aktivni su signali inc i MARout, na izlasku iz procesa Q_tmp = 0..010 tj. dva ali je signal Q = 0..01 tj. jedan. Da li neko ima ideju zasto je ovo ovako? Povecavanje Q_tmp za jedan i Q <= Q_tmp se nalaze jedan iza drugog (ne odmah) u jednom istom procesu. Takodje Quartus javlja jedno upozorenje (ne gresku):
"Warning (10631): VHDL Process Statement warning at MAR.vhdl(23): inferring latch(es) for signal or variable "Q_tmp", which holds its previous value in one or more paths through the process"
Molim za pomoc i ako je u redu ja bih postovao kod ovde u sledecem postu.
Unapred zahvalan,
pozdrav,
Nemanja
- References:
- Re: "wait for" u Quartus II
- From: Sasa Stojanovic <stojsasa@yahoo.com>
- Re: "wait for" u Quartus II