[vlsi-nastava:2003] - RE: Pitanjce by "Sava Topalovic" <sava.t@EUnet.yu>

Pa sto se tice ulaznog FIFO reda to ne znam, meni deluje da je to zbog
toga sto ne znas kojom brzinom ces dobijati te operande (od bilo koga da
ih dobijas), ako ti stizu brze nego clock onda moras imati veci FIFO red
da bi mogao u svakom taktu da obradjujes podatke, a da taj koji ti salje
operande moze da radi nesto drugo u medjuvremenu umesto da ceka da ti
prosledi operande, naravno uz nadu da si dobro dimenzionisao FIFO red i
da ne dolazi do njegovog overload-a. Ili je jednostavno mozda tako lakse
realizovati interfejs sa onim koji ti salje operande . Ili ko to zna? :)
A za ovo drugo i mene bas interesuje, pa ako niko ne odgovori, zamolio
bih Gvozdena da to uradi .
 
Pozdrav,
Sava
 
 
-----Original Message-----
From: Stojiljkovic Predrag [mailto:lordps@tesla.rcub.bg.ac.yu] 
Sent: 17. jun 2003 13:26
To: VLSI
Subject: [vlsi-nastava] Pitanjce
 
    U cemu je poenta ulaznog FIFO kada pipeline sabirac moze da prihvati
novi operand u svakom signalu takta? Nekako mi se cini da se ovako samo
usporava rad. Osim toga, sta sa C0? Treba li i on da se pamti za svaki
operand?
                Pedja