Re: Pitanjce
u fifo red asinhrono stizu neki podaci, a u sabiracu
se sinhrono sabira i puni izlazni Fifo red za koji
opet nije vazno kako se prazni. Oba reda mogu se i
prepuniti i isprazniti. C0 se u slucaju drugog zadatka
postavlja na 0, posto nije u sirini reci iz ulaznog
Fifo reda predvidjeno mesto za njega, sto znaci da u
simulaciji se samo sabira.
realizacija je (to ima i u wishbone spec.) pipeline
povezivanje - svaka komponenta (fifo 1,2 i sabirac) je
u lancu za prethodnog slave, a za sledeceg master.
i hoce li mi neko odgovoriti za komplement dvojke:
da li se izlaz iz sabiraca smatra 8-bitnim i oznaka
validnosti ili 9-bitnim? Validnost onda podrazumeva
oveflow ili samo da je u pitanju rezultat neceg sto je
uslo u sabirac, a ne inicijalni niz dok se ne popuni
pipeline? Ono da je operacija u toku, jer to znaci da
na izlazu ide neki fleg koji govori da li u prvom
stepenu pipeline postoji nesto za obradu?Kako bese
uslov za overflow?
--- Sava Topalovic <sava.t@EUnet.yu> wrote:
> Pa sto se tice ulaznog FIFO reda to ne znam, meni
> deluje da je to zbog
> toga sto ne znas kojom brzinom ces dobijati te
> operande (od bilo koga da
> ih dobijas), ako ti stizu brze nego clock onda moras
> imati veci FIFO red
> da bi mogao u svakom taktu da obradjujes podatke, a
> da taj koji ti salje
> operande moze da radi nesto drugo u medjuvremenu
> umesto da ceka da ti
> prosledi operande, naravno uz nadu da si dobro
> dimenzionisao FIFO red i
> da ne dolazi do njegovog overload-a. Ili je
> jednostavno mozda tako lakse
> realizovati interfejs sa onim koji ti salje operande
> . Ili ko to zna? :)
> A za ovo drugo i mene bas interesuje, pa ako niko ne
> odgovori, zamolio
> bih Gvozdena da to uradi .
>
> Pozdrav,
> Sava
>
>
> -----Original Message-----
> From: Stojiljkovic Predrag
> [mailto:lordps@tesla.rcub.bg.ac.yu]
> Sent: 17. jun 2003 13:26
> To: VLSI
> Subject: [vlsi-nastava] Pitanjce
>
> U cemu je poenta ulaznog FIFO kada pipeline
> sabirac moze da prihvati
> novi operand u svakom signalu takta? Nekako mi se
> cini da se ovako samo
> usporava rad. Osim toga, sta sa C0? Treba li i on da
> se pamti za svaki
> operand?
> Pedja
>
__________________________________
Do you Yahoo!?
SBC Yahoo! DSL - Now only $29.95 per month!
http://sbc.yahoo.com
se sinhrono sabira i puni izlazni Fifo red za koji
opet nije vazno kako se prazni. Oba reda mogu se i
prepuniti i isprazniti. C0 se u slucaju drugog zadatka
postavlja na 0, posto nije u sirini reci iz ulaznog
Fifo reda predvidjeno mesto za njega, sto znaci da u
simulaciji se samo sabira.
realizacija je (to ima i u wishbone spec.) pipeline
povezivanje - svaka komponenta (fifo 1,2 i sabirac) je
u lancu za prethodnog slave, a za sledeceg master.
i hoce li mi neko odgovoriti za komplement dvojke:
da li se izlaz iz sabiraca smatra 8-bitnim i oznaka
validnosti ili 9-bitnim? Validnost onda podrazumeva
oveflow ili samo da je u pitanju rezultat neceg sto je
uslo u sabirac, a ne inicijalni niz dok se ne popuni
pipeline? Ono da je operacija u toku, jer to znaci da
na izlazu ide neki fleg koji govori da li u prvom
stepenu pipeline postoji nesto za obradu?Kako bese
uslov za overflow?
--- Sava Topalovic <sava.t@EUnet.yu> wrote:
> Pa sto se tice ulaznog FIFO reda to ne znam, meni
> deluje da je to zbog
> toga sto ne znas kojom brzinom ces dobijati te
> operande (od bilo koga da
> ih dobijas), ako ti stizu brze nego clock onda moras
> imati veci FIFO red
> da bi mogao u svakom taktu da obradjujes podatke, a
> da taj koji ti salje
> operande moze da radi nesto drugo u medjuvremenu
> umesto da ceka da ti
> prosledi operande, naravno uz nadu da si dobro
> dimenzionisao FIFO red i
> da ne dolazi do njegovog overload-a. Ili je
> jednostavno mozda tako lakse
> realizovati interfejs sa onim koji ti salje operande
> . Ili ko to zna? :)
> A za ovo drugo i mene bas interesuje, pa ako niko ne
> odgovori, zamolio
> bih Gvozdena da to uradi .
>
> Pozdrav,
> Sava
>
>
> -----Original Message-----
> From: Stojiljkovic Predrag
> [mailto:lordps@tesla.rcub.bg.ac.yu]
> Sent: 17. jun 2003 13:26
> To: VLSI
> Subject: [vlsi-nastava] Pitanjce
>
> U cemu je poenta ulaznog FIFO kada pipeline
> sabirac moze da prihvati
> novi operand u svakom signalu takta? Nekako mi se
> cini da se ovako samo
> usporava rad. Osim toga, sta sa C0? Treba li i on da
> se pamti za svaki
> operand?
> Pedja
>
__________________________________
Do you Yahoo!?
SBC Yahoo! DSL - Now only $29.95 per month!
http://sbc.yahoo.com
- Follow-Ups:
- RE: Pitanjce
- From: "Sava Topalovic" <sava.t@EUnet.yu>
- RE: Pitanjce
- References:
- RE: Pitanjce
- From: "Sava Topalovic" <sava.t@EUnet.yu>
- RE: Pitanjce
Previous by date: odbrana VLSI
Next by date: RE: Pitanjce
Previous by thread: RE: Pitanjce Next by thread: RE: Pitanjce
Previous by thread: RE: Pitanjce Next by thread: RE: Pitanjce