[vlsi-nastava:2003] - RE: Pitanjce by "Sava Topalovic" <sava.t@EUnet.yu>

Sto se tice ovog prvog, je l' to prakticno znaci da ti je fifo iz koga
se cita master?? Ja sam onda ovo skroz pogresno uradio, nigde nisam
video da se fifo koristi kao master niti sam o tome razmisljao ... I na
kojoj je to strani u wishbone specifikaciji (i kojoj posto ima 2, ona
osnovna i ona dopunjena)?


Sto se tice ovog drugog, ja mislim da je izlaz iz sabiraca 8 bita + 1
bit za carry (prakticno to znaci 9-bitni izlaz) i jos 2 bita (1 za
validnost i 1 za to da je operacija u toku) ...
Za fleg za operaciju u toku ne znaci samo za prvi stepen pipeline-a, vec
i za ostale stepene ako operacija nije zavrsena (a nije jer se nalazi u
nekom drugom stepenu) ...
Ne razumem ovo "uslov za overflow", to ti je onaj carry bit iz
poslednjeg razreda (isto kao sto imas carry bit i za sve ostale razrede)
...

Sava


-----Original Message-----
From: Ian Gillan [mailto:ovojemojmejlbre@yahoo.com] 
Sent: 17. jun 2003 17:33
To: vlsi-nastava@titan.etf.bg.ac.yu
Subject: Re: [vlsi-nastava] Pitanjce

u fifo red asinhrono stizu neki podaci, a u sabiracu
se sinhrono sabira i puni izlazni Fifo red za koji
opet nije vazno kako se prazni. Oba reda mogu se i
prepuniti i isprazniti. C0 se u slucaju drugog zadatka
postavlja na 0, posto nije u sirini reci iz ulaznog
Fifo reda predvidjeno mesto za njega, sto znaci da u
simulaciji se samo sabira.
realizacija je (to ima i u wishbone spec.) pipeline
povezivanje - svaka komponenta (fifo 1,2 i sabirac) je
u lancu za prethodnog slave, a za sledeceg master.

i hoce li mi neko odgovoriti za komplement dvojke:
da li se izlaz iz sabiraca smatra 8-bitnim i oznaka
validnosti ili 9-bitnim? Validnost onda podrazumeva
oveflow ili samo da je u pitanju rezultat neceg sto je
uslo u sabirac, a ne inicijalni niz dok se ne popuni
pipeline? Ono da je operacija u toku, jer to znaci da
na izlazu ide neki fleg koji govori da li u prvom
stepenu pipeline postoji nesto za obradu?Kako bese
uslov za overflow?


--- Sava Topalovic <sava.t@EUnet.yu> wrote:
> Pa sto se tice ulaznog FIFO reda to ne znam, meni
> deluje da je to zbog
> toga sto ne znas kojom brzinom ces dobijati te
> operande (od bilo koga da
> ih dobijas), ako ti stizu brze nego clock onda moras
> imati veci FIFO red
> da bi mogao u svakom taktu da obradjujes podatke, a
> da taj koji ti salje
> operande moze da radi nesto drugo u medjuvremenu
> umesto da ceka da ti
> prosledi operande, naravno uz nadu da si dobro
> dimenzionisao FIFO red i
> da ne dolazi do njegovog overload-a. Ili je
> jednostavno mozda tako lakse
> realizovati interfejs sa onim koji ti salje operande
> . Ili ko to zna? :)
> A za ovo drugo i mene bas interesuje, pa ako niko ne
> odgovori, zamolio
> bih Gvozdena da to uradi .
>  
> Pozdrav,
> Sava
>  
>  
> -----Original Message-----
> From: Stojiljkovic Predrag
> [mailto:lordps@tesla.rcub.bg.ac.yu] 
> Sent: 17. jun 2003 13:26
> To: VLSI
> Subject: [vlsi-nastava] Pitanjce
>  
>     U cemu je poenta ulaznog FIFO kada pipeline
> sabirac moze da prihvati
> novi operand u svakom signalu takta? Nekako mi se
> cini da se ovako samo
> usporava rad. Osim toga, sta sa C0? Treba li i on da
> se pamti za svaki
> operand?
>                 Pedja
> 


__________________________________
Do you Yahoo!?
SBC Yahoo! DSL - Now only $29.95 per month!
http://sbc.yahoo.com

-----------------------------------------------------------------
Informacije vezane za predmet Racunarski VLSI sistemi:
   http://titan.etf.bg.ac.yu/~gvozden/vlsi
-----------------------------------------------------------------
unsubscribe:
   minimalist@titan.etf.bg.ac.yu?subject=unsubscribe%20vlsi-nastava
-----------------------------------------------------------------