[vlsi-nastava:2003] - RE: (opet) wishbone by "Sava Topalovic" <sava.t@EUnet.yu>

A sta ce nam dve adrese kad ionako imamo jednu liniju za write i read?

Pozdrav,
Sava


-----Original Message-----
From: Gvozden Marinkovic [mailto:mgvozden@EUnet.yu] 
Sent: 1. jul 2003 18:39
To: vlsi-nastava@titan.etf.bg.ac.yu
Subject: Re: [vlsi-nastava] (opet) wishbone


----- Original Message ----- 
From: "Marija Stojsavljevic" <gemini@verat.net>
To: <vlsi-nastava@titan.etf.bg.ac.yu>
Sent: Thursday, June 19, 2003 1:45 PM
Subject: [vlsi-nastava] (opet) wishbone


> Ako vam nije dosta glupih pitanja, evo jos jednog...
> 
> Imamo dva FIFO reda: na ulazu i na izlazu. U prvi se podaci uspisuju
> spolja, a u drugi iz poslednjeg stepena pipeline-a. Koliko se meni
cini,
> to znaci da, kada se postavi signal za upis, sigurno se ne odnosi na
> izlazni FIFO i ne moram to uopste da uzimam u obzir? Meni je mozak
> jednostavno stao oko ovoga...
> 

Tako je ... 
Mozda ne bi bilo lose da se svakako ulazni i izlazni FIFO imaju
razlicite 
adrese, ali je na Vama da to odlucite.

Pozdrav

Gvozden

-----------------------------------------------------------------
Informacije vezane za predmet Racunarski VLSI sistemi:
   http://titan.etf.bg.ac.yu/~gvozden/vlsi
-----------------------------------------------------------------
unsubscribe:
   minimalist@titan.etf.bg.ac.yu?subject=unsubscribe%20vlsi-nastava
-----------------------------------------------------------------