[vlsi-nastava:2003] - pitanja za Gvozdena by Ian Gillan <ovojemojmejlbre@yahoo.com>

Pozdrav!
Izvinjavam se zbog ovoga, ali ima par stvari koje mi
nisu jasne (a verujem i ostalima), pa ako moze Gvozden
da odgovori (i ako moze sa malo vise informacija da ne
bi opet bilo glupih pitanja)

Hvala mnogo!


1)Da li FIFO treba da bude FIFO sa razlicitim
taktovima
writera i readera?

2)Da li treba raditi onu sinhronizaciju (da li su u
vhdl modelu
flipflopovi sa Tsetup i Thold=0)?

3)Moze li se raditi sa asinhronim FIFOM
(pretpostavljam da ne moze
,ali ko pita ne skita)?

4)Da li sve ovo znaci da se u nas uredjaj dovode 2
takta:
BUS CLK i DEVICE CLK?

5)Posto se traze adrese za fifo-e, da li se treba
dekoder adrese ubaciti
samo u test bench, a ne i u sam model?

6)Koje adrese dodeliti ovim fifo-ima?

7)Ponovo o izlazu iz sabiraca, prosli put odgovor je
bio VALJDA
, a to je nedovoljno precizno: da li se testira
overflow na
rezultatu sabiranja na izlazu? 

8)Da li je rezultat tog  testa poseban fleg ili ga
treba dovesti
da utice na izlaz flega validnosti rezultata (u smislu
ako je doslo
do prekoracenja, rezultat NIJE validan)?

9)Da li fleg validnost znaci samo, recimo kad se
inicijalizuje sabirac,
da prvih X rezultata (X - broj stepeni pipelina) nisu
pravi rezultati, vec
se pipeline nije napunio?


__________________________________
Do you Yahoo!?
SBC Yahoo! DSL - Now only $29.95 per month!
http://sbc.yahoo.com