[vlsi-nastava:2003] - mala ispravka by "Zarko Acimovic" <zareac@galeb.etf.bg.ac.yu>

U pitanju su dakle  a i e, ne a i b kao sto sam napisao.
Takodje zbunjuje me zasto su u donjem primeru a i e komplementarni (testiram ih pomocu waveforma, kao i one ranije primere).

library ieee;
use ieee.std_logic_1164.all;

entity Test is
 port(a: in std_logic; e: out std_logic);
end Test;

architecture Test3 of Test is
  signal connect: std_logic;
begin
  barel: process is
  begin
   connect<=a;
   e<=connect;
   wait on a;
 end process barel;
  
end Test3;