[vlsi-nastava:2003] - RE: pitanje za Gvozdena by "Gvozden Marinkovic" <mgvozden@eunet.yu>

...u fifo se prebacuje samo u kada se kompletno zavrsi sa prijemom jednog
frejma (kada se iz ACTIVE prelazi u IDLE ili FIRST), a u rcv bafer u svakom
taktu. Posto frejmovi, mogu da budu jedan za drugim, bez razmaka, mora se
obezbediti da se uhvati poslednji bit. Kada pustite simulaciju u VHDL-u
mislim da ce vam biti jasnije.

Pozdrav

Gvozden




-----Original Message-----
From: Drasko Saric [mailto:salsa@beotel.yu]
Sent: Thursday, September 18, 2003 10:45 PM
To: vlsi-nastava@titan.etf.bg.ac.yu
Subject: [vlsi-nastava] pitanje za Gvozdena


U resenju iz juna 2003. godine u procesu za prijem podataka rcv u stanju
ACTIVE, kada je sledece stanje IDLE ili FIRST stoji
    rcv_buffer<=rcv_buffer(rcv_buffer'high-1 downto rcv_buffer'low) & rx;
    fifo_buffer<=rcv_buffer(rcv_buffer'high-1 downto rcv_buffer'low) & rx;

Ova poslednja linija me zbunjuje: koliko sam ja razumeo, rcv_buffer i
fifo_buffer treba da se pune istim bitima, dok po ovom kodu fifo_buffer je
novostvoreni rcv_buffer sa dodatim rx bitom na kraju, a novostvoreni
rcv_buffer vec ima taj bit rx, pa izgleda kao da se ti biti u fifo_bufferu
dupliraju.

Da li je ovde posredi greska ili sam ja "u krivu"?

Drasko

-----------------------------------------------------------------
Informacije vezane za predmet Racunarski VLSI sistemi:
   http://titan.etf.bg.ac.yu/~gvozden/vlsi
-----------------------------------------------------------------
unsubscribe:
   minimalist@titan.etf.bg.ac.yu?subject=unsubscribe%20vlsi-nastava
-----------------------------------------------------------------