[vlsi-nastava:2004] - Re: Pitanja! by "Prijic Aleksandar" <aleksap@galeb.etf.bg.ac.yu>

Znaci li to da se npr. registar moze definisati kao std_logic_vector(...),
bez ulazenja u detaljniju strukturu, tj. bez definisanja flipflopova,
logickih kola...?
Da li je to previse apstraktno?

Pozdrav!
Aleksa.

>Pa osnovne celine morate razdvojiti (receiver, transmiter, control ...)
>Unutar njih mozete koristiti procese da bi opisali funkcionisanje.
>Ukoliko budete previse apstraktno opisivali dizajn moze da se dogodi da
>kod ne prodje sintezu.
>
>Pozdrav
>
>Gvozden