[vlsi-nastava:2004] - Re: Pitanja! by "mPrinC" <mprinc@galeb.etf.bg.ac.yu>

Ma nikako nije frka. Po meni samo gledaj kako izgleda finalni kodm da nema
puno nekih surovih petlji, wait direktiva vise od jedne po procesu (i
sensitivity lista se racuna) i da generic bude samo integer, a ne i time jer
se napominje da neki sintetizatori to ne mogu da prihvate (treba vidjeti
Synplicity Synplify)

Sasa

----- Original Message -----
From: "Prijic Aleksandar" <aleksap@galeb.etf.bg.ac.yu>
To: <vlsi-nastava@titan.etf.bg.ac.yu>
Sent: Monday, January 05, 2004 12:28 AM
Subject: Re: [vlsi-nastava] Pitanja!


> Znaci li to da se npr. registar moze definisati kao std_logic_vector(...),
> bez ulazenja u detaljniju strukturu, tj. bez definisanja flipflopova,
> logickih kola...?
> Da li je to previse apstraktno?
>
> Pozdrav!
> Aleksa.
>
> >Pa osnovne celine morate razdvojiti (receiver, transmiter, control ...)
> >Unutar njih mozete koristiti procese da bi opisali funkcionisanje.
> >Ukoliko budete previse apstraktno opisivali dizajn moze da se dogodi da
> >kod ne prodje sintezu.
> >
> >Pozdrav
> >
> >Gvozden
>
> -----------------------------------------------------------------
> Informacije vezane za predmet Racunarski VLSI sistemi:
>    http://titan.etf.bg.ac.yu/~gvozden/vlsi
> -----------------------------------------------------------------
> unsubscribe:
>    minimalist@titan.etf.bg.ac.yu?subject=unsubscribe%20vlsi-nastava
> -----------------------------------------------------------------
>