[vlsi-nastava:2004] - RE: Opseg drugi put!!! by "Gvozden Marinkovic" <mgvozden@eunet.yu>

Greska je moja CLK_DIV je 16 bita...
 
Pozdrav
 
Gvozden
 

-----Original Message-----
From: Milos Todorovic [mailto:tokili@EUnet.yu] 
Sent: Friday, January 09, 2004 3:51 PM
To: vlsi-nastava@titan.etf.bg.ac.yu
Subject: Re: [vlsi-nastava] Opseg drugi put!!!


Ja zaista ne bih da zanovetam, ali jedan je citao, a drugi pak pisao
zadatak:
U zadatku pise da je CLK_Div 16-bitni registar.

Da li su iskorisceni svih 16 bita ili ne ? 
( meni je to malo mnogo  2^16 - 1 puta manja ucestanost )
Drugo pitanje je donja granica ? 
( ovo mi treba zbog optimizacije odabiraca u Receiver-u )

Za velicinu FIFO reda, mi je takodje bitna donja granica ?

Odgovor na sledece pitanje me totalno zbunilo :

> Da li ovo onda znaci da je prvi podatak koji ce stici od test-bencha
> posle reseta uvek delitelj ucestanosti? Da li se u suprotnom
> prijavljuje greska u protokolu?

Ne, ali to ne bi trebalo da bude problem za slanje, a za prijem ce biti
pogresno primljeni biti ...


Koliko sam ja razumeo uredjaj komunicira preko porta istom brzinom u oba
smera.
Tj. Transmiter salje na istom taktu podtake po Tx liniji, kao one koje
je
primio na Rx liniji.
odnosno onom taktu koji je zadan u CLK_Div registru.

Da je drugacije, onda bi slali bite kako hocemo, a pri prvoj primljenoj
sekvenci bi ekstraktovali takt
brojeci koliko je osnovnih taktova trajao pa podeljeno sa 10 i popunili
CLK_dev.
Ali mislim da ovo nije nas slucaj porta....

Da li  moze neko opsirnije objasnjenje u vezi ovoga ?????????????????

Napominjem da sam i ja imao nameru da ne dozvolim upis i kontrolni
registar
dokle god je CLK_Dev registar 0. tj. prazan