[vlsi-nastava:2004] - RE: vlsi-nastava] problem sa sintezom by "Gvozden Marinkovic" <mgvozden@eunet.yu>

Pod jedan nije greska, za dva posalji taj proces sa vidimo ...

Pozdrav

Gvozden

-----Original Message-----
From: Ana Balevic [mailto:alegria@ikomline.net] 
Sent: Monday, January 19, 2004 1:48 PM
To: vlsi-nastava@titan.etf.bg.ac.yu
Subject: [vlsi-nastava] vlsi-nastava] problem sa sintezom



Upomoc!
Imam problem sa receiverom - kada simulacija radi kako treba-onda nece
da prodje sintezu... Prijavljuje mi sledece probleme:

1.
@N:"C:\My Designs\UART\src\receiver4.vhd":14:12:14:13|Using sequential
encoding for type state
sto se odnosi na red:   type state is (READY,SAMPLE);
2.@E:"C:\My Designs\UART\src\receiver4.vhd":26:3:26:4|The logic for
startflag does not match a standard flip-flop 
sto se odnosi na:
Startuj: process(RxD,current_state) is