[vlsi-nastava:2004] - Re: problem sa sintezom by Ana Balevic <alegria@ikomline.net>

Startuj: process(RxD,current_state) is
begin            
   if RxD='0' and RxD'event then
        case current_state is 
                        when READY => StartFlag<='1';
                        when others => StartFlag<='0';
                end case;
        else StartFlag<='0';
        end if;
end process Startuj;

ovo je taj proces koji nece da sintetizuje.
meni treba da postavim StartFlag na 1 samo kada se state masina nalazi
u  stanju READY,a u svim ostalim treba da bude 0. Probala sam da
okrenem da prvo udje u case, a u when READY da proverava RxD medjutim
ni tako ne radi.

2. problem,ovaj proces radi kako treba samo sa rising_edge(RxE),
ako stavim proveru RxE='1' nece da broji,nit da prelazi iz stanja u
stanje.

Receive: process(clk,RxE,SampleCnt,current_state,StartFlag) is
        variable SumaJedinica: integer;  
        variable BitZaUpis: std_logic;  
        variable BitCnt: integer range 0 to 9;

 begin  
if rising_edge(RxE) then current_state<=READY; SampleCnt<=0;     Working<='1';
elsif rising_edge(clk) then 
       .....