[vlsi-nastava:2004] - RE: Re: problem sa sintezom by "Gvozden Marinkovic" <mgvozden@eunet.yu>

Pa kako to radite sa flip-flopovima? Prvo zalecujete u
asinhroni signal na uzlaznu ivicu takta, pa kao izlaz
iz flip flopa imate sinhroni signal. Tom flip flopu ovde
treba da odgovara jedan proces...

Pozdrav

Gvozden


-----Original Message-----
From: Vlada [mailto:chiko@yubc.net] 
Sent: Monday, January 19, 2004 1:34 AM
To: vlsi-nastava@titan.etf.bg.ac.yu
Subject: Re: [vlsi-nastava] Re: problem sa sintezom


> U principu treba da izbegavate procese u kojima reagujete
> na ivicu dva signala (u ovom konkretnom slucaju RxE i clk)

A na koji onda nacin da sinhronizujem neki asinhroni signal (recimo WR )
na uzlaznu ivicu takta CLK ? Valjda bi trebalo da oba signala budu u
sensitivity listi.

-----------------------------------------------------------------
Informacije vezane za predmet Racunarski VLSI sistemi:
   http://titan.etf.bg.ac.yu/~gvozden/vlsi
-----------------------------------------------------------------
unsubscribe:
   minimalist@titan.etf.bg.ac.yu?subject=unsubscribe%20vlsi-nastava
-----------------------------------------------------------------