[vlsi-nastava:2004] - Re: Wishbone interfejs i jos neka pitanja by "Marija Stojsavljevic" <gemini@verat.net>

> Za sve :
> 3. Ako bih napravila posebnu registarsku komponentu, i signal
> SamplingReg koji je bio definisan kao std_logic_vector,stavila da je
> instanca registra, da li bi time bio resen problem warninga: @W:"C:\My
> Designs\UART\src\receiver5.vhd":43:1:43:4|Latch generated from process
> for signal samplingreg(15),
>  probably caused by a missing assignment in an if or case stmt

Ovaj problem moze da se resi tako kao sto si ti navela, a moze i tako sto
ces u svaki deo case-a da stavis dodelu tom signalu SamplingReg (naravno,
neku koja nema efekta na krajnji ishod :))

> 4.  if SampleCnt=15 then SampleCnt<=0; next_state<=PACK;   end if;
>  Pominjano je da uvek treba stavljati else, medjutim ako meni treba neki
> posao da se obavi samo u slucaju da je uslov ispunjen, da li ipak treba
> da  stavim  else i  u njoj napisem samo null; ili ne , i zasto?

U principu ne moras... ali od realizacije zavisi da li ce zbog toga da ti
se pojavi par leceva u semi ili ne.

Pozdrav,
Marija