[vlsi-nastava:2004] - Wishbone interfejs i jos neka pitanja by Ana Balevic <alegria@ikomline.net>

Za asistenta:
1.Da li nam mozete dati sledece informacije u vezi WB interfejsa ,
  kako bi odmah mogli da pravimo interfejs kompatibilan sa TestBench-om ;)
- Da li je predvidjena sirina DataIn magistrale 8 ili 16 bita (zbog CLKDIVa)?
- Koje ste adresne bite predvideli da treba uzeti? (moguce su razlicite kombinacije)
- Videla sam da mogu da uvedem TGC_I() signale,kojima se moze preneti npr informacija o broju podataka u BLOK transferu
  Medjutim ako to implementiram, da li cete vi TestBench prilagoditi tom pretpostavljenom protokolu ili ne?

2.U Xilinx-ovim preporukama pise da ne bi trebalo generisati interne clock-ove zbog glitcheva i clock-skew problema.   
  vec da bi trebalo generisati podeljeni clk sa clock-om koji je generisan pomocu DCM/DLL.
  -da li to znaci da nije ok, ako od WB_CLK uz pomoc countera, generisem podeljeni RXCLK i TXCLK?
  -Na sta se tacno misli pod clock skew?
  -da li moze objasnjenje sta su DCM i DLL, i kako se koriste da od njih dobijem clk koji mi treba?
Za sve :
3. Ako bih napravila posebnu registarsku komponentu, i signal
SamplingReg koji je bio definisan kao std_logic_vector,stavila da je instanca registra, da li bi time bio resen problem warninga:
@W:"C:\My Designs\UART\src\receiver5.vhd":43:1:43:4|Latch generated from process for signal samplingreg(15),
 probably caused by a missing assignment in an if or case stmt 

4.  if SampleCnt=15 then SampleCnt<=0; next_state<=PACK;   end if;
 Pominjano je da uvek treba stavljati else, medjutim ako meni treba neki posao da se obavi samo u slucaju da je uslov
 ispunjen, da li ipak treba da  stavim  else i  u njoj napisem samo null; ili ne , i zasto?

5. Da li je ok ugnjezdavati CASE-ove,a ako nije da li treba kombinovati CASe , pa unutra IF then else?