[vlsi-nastava:2004] - RE: Block Read pitanje by "Ivan Milosavljevic" <ivan.mile@sezampro.yu>

>>>>-----Original Message-----
>>>>From: Radmilo Pesic [mailto:pesicr@sezampro.yu]
>>>>Sent: Wednesday, January 21, 2004 7:42 PM
>>>>
>>>>Da li mogu da pretpostavim da se signali STB_O, WE_O, CYC_O, SEL_O() i
>>>>ADR_O() postavljaju dovoljno vremena pre silazne ivice signala CLK_I
>>>>(misli se na 0. takt signala CLK_I, Wishbone specifikacija, strana 54)?
>>>>
>>-----Original Message-----
>>From: Gvozden Marinkovic [mailto:mgvozden@eunet.yu]
>>Sent: Wednesday, January 21, 2004 10:51 PM
>>
>>Ti signali se postavljaju na uzlaznu ivicu takta.
>>Na sledecu ivicu vi ih obradjujete, a master ih obara.

Znamo da se postavljaju na uzlaznu ivicu takta, ali znamo i da postoji neko
kašnjenje (nedefinisano u WISHBONE specifikaciji) od uzlazne ivice takta do
postavljanja tih signala. Takođe znamo i da se oni ne postavljaju
istovremeno, nego redom: ADR_O() pa WE_O pa SEL_O() pa CYC_O pa STB_O.
Pitanje je da li možemo pretpostaviti da će se svi ovi signali postaviti PRE
SILAZNE IVICE CLK (0. ivice na slici 3-6)?

Imajte na umu da u WISHBONE piše da master postavlja CYC_O na uzlaznu ivicu
1 ili pre nje (poglavlje 3.3.1 BLOCK READ Cycle i slika 3-6 u WISHBONE
specifikaciji). To znači da je moguće da master "statira" 99% vremena, onda
da 1% vremena pre uzlazne ivice postavi CYC_O i očekuje da za tih 1% vremena
mi dekodujemo adresu, proverimo da li je FIFO prazan, postavimo komandu za
čitanje iz FIFO, izbacimo podatak na magistralu i postavimo ACK!!!

Drugo pitanje vezano je za ovu priču, ali i za uslove zadatka. Prvo, traži
se da FIFO bude sinhron. Drugo, po BLOCK READ ciklusu traži se da se podaci
izbacuju iz FIFO na magistralu ASINHRONO (moraju biti izbačeni pre uzlazne
ivice takta). Treće, mislim da slave (tj. naš uređaj) može BILO KADA oboriti
ACK_I da bi signalizirao WAIT stanje. Pošto je očigledno da su prvi i drugi
zahtev protivrečni, a ako ubacimo treću pretpostavku onda se "odjednom" sve
slaže, pitanje je DA LI SE ACK_I MOŽE PO POTREBI OBARATI U BLOCK READ
CIKLUSU? Bolje je da ubacimo po jedan takt čekanja a da FIFO radi na 100 MHz
nego da ide bez stanja čekanja a da radimo na 33 MHz...

		Poz,
		    -+- I V A N -+-