[vlsi-nastava:2004] - Re[2]: Pitanje za asistenta (!) by Ana Balevic <alegria@ikomline.net>

1. Sta se desava sa WE u toku blok transfera? Da li u toku jednog block transfera WE mora zadrzati const vrednost
(tj tretira se ona sa pocetka blok transfera),a ako se hoce promena WE master mora oboriti STB i/ili CYC
 ...ili se i WE moze menjati u toku jednog blok transfera?

2.
GM> zar se stanje ne menja na uzlaznu ili silaznu ivicu takta?
Gm> kada to promeniti mislim da nece biti problema pod b)

Pa ne.

Kada detektujem uzlaznu ivicu STB, iz stanja IDLE prelazim u neko
stanje PROVERA u kome dekodujem tip zahteva i da li je ok, i na osnovu
toga odmah idem u sledece stanje -
WR_TXFIFO,RD_RXFIFO,WRCLKDIV,RDCLKDIV,RDSTATREG,WRCTRLREG u kom se
zadrzavam sve dok STB ne padne (tada idem u IDLE) ili se zahtev ne
promeni (tada opet proveravam zahtev i idem u odgovarajuce stanje).

U drugom procesu koji reaguje na promenu tekuceg stanja postavljam DAT_O ili citam DAT_I
i postavljam kontrolne signale za upis/citanje iz FIFOa, zavisno od toga u kom se stanju nalazi.
Na uzlaznu ivicu takta FIFO-i ukoliko na svojim ulazima imaju
postavljene zahteve za upis/citanje menjaju vrednosti internih pointera.

Stanja se menjaju asinhrono, a sve ostalo radi na uzlaznu ivicu takta.
Simulacija je OK,a sinteza generise semu ali uz mali br warninga
(kombinaciona petlja).
Da li je takva logika OK da ostane? (Ako nije neophodno ne bih bas
sve da prepravljam)

U slucaju da ova logika nije uredu i ako stanje mora da se menja na edge od WB clk,
nije mi jasno kako bih mogla uklopiti ova moja stanja (dok bi
kontrolna logika stigla u neko od njih, ko zna koliko bi se vec
klokova promenilo). Da li mi mozete dati neku sugestiju kako da u tom
slucaju realizujem kontrolnu logiku?

      Hvala!
             Ana








GM> 1. ...adresa se postavlja na pocetku svakog takta ...
GM> 2. Single proces

GM> Gvozden

GM> ----- Original Message -----
GM> From: "Ana Balevic" <taucet@EUnet.yu>
GM> To: <vlsi-nastava@titan.etf.bg.ac.yu>
GM> Sent: Monday, January 26, 2004 7:30 PM
GM> Subject: [vlsi-nastava] Pitanje za asistenta (!)


>> 1. Da li se BLOCK citanje i upis mogu odnositi samo na upis/citanje iz
>> FIFO-a, tacnije da li je prihvatljiva pretpostavka da se u nasem slucaju
>> nece menjati adresa u odnosu na onu koja je bila na pocetku blok
GM> transfera?
>>
>> 2. Sta se ocekuje da nas TestBench radi? Da li je dovoljno da zadamo u
>> vremenu promene signala, da moze da se izvrsi i izgenerise waveform na
>> osnovu zadatih vrednosti signala?Ili je potrebno vrsiti neku proveru sa
>> ocekivanim vrednostima, i nekako o tome izbacivati poruku? Odnosno da li
GM> nas
>> TB treba da bude "Single Proces" ili "WAVES Based" ?
>>
>> 3. Da li je moguce da nam ipak kao generic date broj n, a da FIFO bude
>> velicine 2^n bajta (da bi izbegli petljanje sa log)?
>>
>> -----------------------------------------------------------------
>> Informacije vezane za predmet Racunarski VLSI sistemi:
>>    http://titan.etf.bg.ac.yu/~gvozden/vlsi
>> -----------------------------------------------------------------
>> unsubscribe:
>>    minimalist@titan.etf.bg.ac.yu?subject=unsubscribe%20vlsi-nastava
>> -----------------------------------------------------------------
>>

GM> -----------------------------------------------------------------
GM> Informacije vezane za predmet Racunarski VLSI sistemi:
GM>    http://titan.etf.bg.ac.yu/~gvozden/vlsi
GM> -----------------------------------------------------------------
GM> unsubscribe:
GM>    minimalist@titan.etf.bg.ac.yu?subject=unsubscribe%20vlsi-nastava
GM> -----------------------------------------------------------------




Pozdrav,
     Ana                          mailto:alegria@ikomline.net