[vlsi-nastava:2004] - TestBench by "mprinc" <mprinc@galeb.etf.bg.ac.yu>

cao hardverasi,

Evo saljem vam TestBench od asistenta Gvozdena.

Tu se nalaze 2 VHDL fajla-a.

Fajl test.vhf je enkapsulirajuci entitet koji sadrzi testbench procese i
koji mapira vas serijski port u sebe.
Proucite kako je deklarisan serijski port u ovoj arhitekturi (linije 68-101)
i podesite ime, arhitekturu i portove svoga serijskog porta da zadovoljava
ove.

Fajl wb_test_suite.vhd je paket koji sadrzi cijelu inteligenciju WB master
interfejsa. Njega samo ubacite u vas dizajn.

Narano, sad test(beh) treba da vam bude Top-level Selection

NAPOMENA 1: Kao sto mozete da vidite, ocekuje se da WB Slave interfejs
vasega RS-232-a drzi tag linije zakucane sve vrijeme, a ne samo u toku
ciklusa sa masterom

NAPOMENA 2: svi portovi su 32-bitni sa 8-bitnom granularnoscu (cak i
CLK_div); dakle morate da prilagodjavate na koji segment DAT magistrale cete
staviti/ocitati podatak

NAPOMENA 3: velicina FIFO je data u broju linija (koje adresiraju ulaze), a
ne u broju ulaza

NAPOMENA 4: djelitelj se zadaje da djeli f(WB_CLK) na f(serijski takt), a ne
na 16*f(serijski takt)


Takodje, asistent je slobodan da promjeni redoslijed slanja i primanja
podataka sa serijskog porta kao i Rx sekvencu.

srecno,

            Sasa

Attachment: TestBench.zip
Description: Zip compressed data