[vlsi-nastava:2004] - RE: Synplify 7.0 by "Gvozden Marinkovic" <mgvozden@eunet.yu>

...e pa to je problem sinteze (zato i radite sintezu).
Ukoliko se proces sintetise kao kobinaciona mreza, onda 
svi signali koji uticu na promenu moraju biti u senzitiviti listi.

koliko se secam fukciju mod ne ume da sintetise ...

Pozdrav

Gvozden



-----Original Message-----
From: idugic@verat.net [mailto:idugic@verat.net] 
Sent: Wednesday, March 31, 2004 11:26 PM
To: vlsi-nastava@titan.etf.bg.ac.yu
Subject: [vlsi-nastava] Synplify 7.0


Imam problema sa sintezom koristeci Synplify 7.0 - prijavljuje mi greske
tipa:

* Referenced variable cs is not in sensitivity list *

za signale koje ispitujem u okviru procesa, a nisu u okviru sensitivity
liste, ili na primer:

* Right argument must evaluate to a constant integer power of 2 *

za naredbe tipa: front <= (front + 1) mod size;

ili mi prijavljuje da atribut active nije aplikativan na odredjenom
signalu...

VHDL kod mi uredno prolazi Active-HDL kompajler, simulacije rade, da li
neko moze da pomogne!?


Unapred hvala, Ivan

-----------------------------------------------------------------
Informacije vezane za predmet Racunarski VLSI sistemi:
   http://titan.etf.bg.ac.yu/~gvozden/vlsi
-----------------------------------------------------------------
unsubscribe:
   minimalist@titan.etf.bg.ac.yu?subject=unsubscribe%20vlsi-nastava
-----------------------------------------------------------------