[vlsi-nastava:2004] - RE: Mul finished i overflow by "A.P." <slek@beotel.yu>

DOZVOLA 3.10
MASTER i SLAVE interfejsi MOGU da budu dizajnirani da podrže [ERR_I] i
[ERR_O] signale. U tom slučaju, SLAVE asertuje [ERR_O] da obeleži da se
greška pojavila za vreme ciklusa na magistrali. Ova specifikacija ne
nameće na koji način MASTER reaguje na [ERR_I].

PRAVILO 3.70
Ukoliko MASTER podržava signal [ERR_I], WISHBONE DATASHEET tada MORA
opisati kako reaguje kao odgovor na signal. Ako SLAVE podržava signal
[ERR_O], tada WISHBONE DATASHEET MORA opisati uslove pod kojim se signal
generiše.

Moje tumacenje ovoga je da se moze koristiti error. 

-----Original Message-----
From: Vladeta [mailto:shica@sbb.co.yu] 
Sent: 17. april 2004 21:21
To: vlsi-nastava@titan.etf.bg.ac.yu
Subject: Re: [vlsi-nastava] Mul finished i overflow


E da za ovo, to nam mora reci asistent, jer da bi ti nekome poslao err,
taj neki master treba znati sta da radi sa time, a to nije specifirano
postavkom da treba da se realizuje. Valjda ce nam asistent tu malo
pomoci...
Pozdrav,
Vladeta      shica@sbb.co.yu


----- Original Message ----- 
From: A.P. <mailto:slek@beotel.yu>  
To: vlsi-nastava@titan.etf.bg.ac.yu 
Sent: Saturday, April 17, 2004 2:06 PM
Subject: Re: [vlsi-nastava] Mul finished i overflow

Ja sam stavio WBS_ERR_O u slucaju overfolow-a ACC-a.

-----Original Message-----
From: Vladeta [mailto:shica@sbb.co.yu] 
Sent: 17. april 2004 13:57
To: Vlsi
Subject: [vlsi-nastava] Mul finished i overflow


Po nekakvoj logici mulFinished se postavlja kada je fifo empty i kada je
rezultat spreman u akumulatoru, sto nije isto kada sto i fifo_empty.
Mene samo buni sta da se radi kada se prepuni akumulator. Ja sam stavio
u statusnom registru jos jedan bit overflow. Nadam se da je to dovoljno,
ili mozda treba da se napravi i port wbs_err_o ?
Pozdrav,
Vladeta      shica@sbb.co.yu