[vlsi-nastava:2004] - Re: Synplify by Nenad Rogulja <nenadrogulja@yahoo.co.uk>

Ako nemas jos VHDL kod (ili imas, a ocajan si:( ), procitaj prvo Synplify manual (VHDL deo).
 
Radite strogo strukturiran dizajn, u smislu da koristite flip flopove koji stvarno postoje (a ne neke koji reaguju na dve ivice i slicno). Ako radite dizajn za sintezu, onda imajte na umu i implementaciju, tj. sta to podrzava target device, tj. Xilinx Spartan 2, a to su D FF-ovi sa sinhrono/asinhronim setovanjem/resetovanjem sa aktivnom rastucom/opadajucom ivicom. Da li vam koristi blok-memorija? Napravite model toga (moze behavioral), ako ne mozete da nadjete vec gotov kod. Ako je ikako moguce, zaobidjite funkcionalno modelovanje slozenijih stvari. Na primer, ako vam treba slozena sekvencijalna mreza (a ne radi vam komapjler automata :( ), onda je isprogramirajte kao sto ste radili u IDE, ili ORT-u., sa D FF-ovima - strukturirano umesto da pisete behavioral procese i slicno. To ako stvarno zelite da vam sinteza lako radi.  Funkcionalni modeli ce vam olaksati testiranje, ali ce uvesti dodatan nivo u modelovanju, moracete skoro svaku ideju dva puta da kodirate. Kazem, testiranjem dva
 slucaja koja rade istu stvar, jednom za sitezu, a drugi put za simulaciju dobija se visi stepen sigurnosti u korektnost dizajna, ali je znatno komplikovanije to i sprovesti do kraja(a i nepotrebno je).
 
Svakako ne smete da koristite after, tj. delay elemente kasnjenja signala (ignorise ih pri sintezi). Ne koristite procese sa wait-om, ako wait nije na samom kraju ili pocetku koda. Ne koristite procese za kombinacione mreze. Ako vam zatrebaju (ako ste fanatik) FF-ovi sa dvostrukim okidanjem (sa rastucom i opadajucom ivicom), razbijte ih na dva ili vise FF-ova. Izbegavajte dugacke ugnezdene if strukture (moze da pravi sa velikim prioritetnim koderom) vec koristite case. Ako imate vremena procitajte razne savete za sintezno kodiranje (na sajtovima Xilinx-a, Sinplicity-jevom, OpenCores-itd... trazite coding guidelines)
 
Pre nego sto krenete sa kodiranjem za sintezu, isto tako jako savetujem da detaljno procitate Wishbone specifikaciju, bez obzira na copy/paste dosadne delove u njoj. Naime, ako pravilno shvatite sve moguce cikluse i nacin saradnje, mnogo toga mozete da uprostite.

Milos Milovanovic <miloshm@yahoo.com> wrote:
Da li neko zna sta sve ne sme da se koristi u VHDL da
bi moglo da se sintetise u Synplify-u?

Unapred hvala,

Milos




__________________________________
Do you Yahoo!?
Yahoo! Mail Address AutoComplete - You start. We finish.
http://promotions.yahoo.com/new_mail 

-----------------------------------------------------------------
Informacije vezane za predmet Racunarski VLSI sistemi:
http://titan.etf.bg.ac.yu/~gvozden/vlsi
-----------------------------------------------------------------
unsubscribe:
minimalist@titan.etf.bg.ac.yu?subject=unsubscribe%20vlsi-nastava
-----------------------------------------------------------------



__________________________________________________
Do You Yahoo!?
Tired of spam?  Yahoo! Mail has the best spam protection around 
http://mail.yahoo.com