[vlsi-nastava:2005] - AHDL problem by "Vladimir Skrbic" <skrba@EUnet.yu>

Da li se i drugima desavaju cudne stvari u Active HDL-u 6.2, narocito kod
simulacija? Izaberem novi dizajn i napravim nesto, npr SR flip flop, i tu
simulacija radi sve kako treba. Onda napravim sitne funkcionalne izmene i
promenim imena portova u J i K umesto S i R, ali nikako ne mogu da ih onda
ubacim u simulator. Opet kompajliram, ali mi u waveformu nudi samo stara
imena signala???

U jos nekoliko slucajeva sam naisao da nece da se simulira iako sam skroz
promenio dizajn, vec mora copy/paste pa u novi dizajn... Da li je to bug ili
ja negde gresim?

Drugo pitanje, da li uopste treba Verilog za domaci?

Hvala unapred.


Pozdrav,
Vlada